JPH05266384A - 警報系ｃｐｕ監視回路 - Google Patents
警報系ｃｐｕ監視回路Info
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- JPH05266384A JPH05266384A JP4062705A JP6270592A JPH05266384A JP H05266384 A JPH05266384 A JP H05266384A JP 4062705 A JP4062705 A JP 4062705A JP 6270592 A JP6270592 A JP 6270592A JP H05266384 A JPH05266384 A JP H05266384A
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- Japan
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- 238000012544 monitoring process Methods 0.000 title claims description 17
- 238000012545 processing Methods 0.000 claims description 10
- 230000015654 memory Effects 0.000 abstract description 19
- 238000013500 data storage Methods 0.000 abstract description 6
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 238000001514 detection method Methods 0.000 abstract 1
- 238000013480 data collection Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
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- Debugging And Monitoring (AREA)
- Alarm Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明は、警報系ＣＰＵの動作状態監視を、
一定時間内に警報データを収集するという特徴を生か
し、警報データの収集周期によるメモリへのアクセス状
態によって行う。 【構成】 ＣＰＵ１が警報データ格納メモリ２よりデー
タ収集を開始したことをアドレスデコーダ３で検出し、
ＳＲ−Ｆ／Ｆ４をセットすると共にＷＤＴ６にその検出
信号を出力する。このＳＲ−Ｆ／Ｆ４のセットでカウン
タ５をカウント動作を開始させる。また、最終アドレス
を検出したときアドレスデコーダ３はＳＲ−Ｆ／Ｆ４を
リセットして、上記カウンタ５のカウント動作を停止さ
せる。カウンタ５のカウント動作が停止せず、一定時間
を経過するとＣＰＵ１に不正常動作として強制割り込み
をかける。またＷＤＴ６に上記アドレスデコーダ３から
の信号が一定時間内に入力されない場合にも、ＣＰＵ１
の不正常動作として強制割り込みをかける。
一定時間内に警報データを収集するという特徴を生か
し、警報データの収集周期によるメモリへのアクセス状
態によって行う。 【構成】 ＣＰＵ１が警報データ格納メモリ２よりデー
タ収集を開始したことをアドレスデコーダ３で検出し、
ＳＲ−Ｆ／Ｆ４をセットすると共にＷＤＴ６にその検出
信号を出力する。このＳＲ−Ｆ／Ｆ４のセットでカウン
タ５をカウント動作を開始させる。また、最終アドレス
を検出したときアドレスデコーダ３はＳＲ−Ｆ／Ｆ４を
リセットして、上記カウンタ５のカウント動作を停止さ
せる。カウンタ５のカウント動作が停止せず、一定時間
を経過するとＣＰＵ１に不正常動作として強制割り込み
をかける。またＷＤＴ６に上記アドレスデコーダ３から
の信号が一定時間内に入力されない場合にも、ＣＰＵ１
の不正常動作として強制割り込みをかける。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理演算装置を用
いて警報データを収集する警報系ＣＰＵの動作状態を監
視し、その警報系ＣＰＵが暴走したり、無限ループに突
入して正常に動作しない場合にＣＰＵを強制リセット等
する警報系ＣＰＵ監視回路に関するものである。
いて警報データを収集する警報系ＣＰＵの動作状態を監
視し、その警報系ＣＰＵが暴走したり、無限ループに突
入して正常に動作しない場合にＣＰＵを強制リセット等
する警報系ＣＰＵ監視回路に関するものである。
【０００２】
【従来の技術】従来、中央処理演算装置（以下ＣＰＵ）
が無限ループに突入したり、暴走したする不正常動作を
監視する方法としては一般に、ソフトウェアで一定周期
毎に、そのＣＰＵに特定のＩ／Ｏ出力を行わせることに
よって行っている。即ち、ウォチドックタイマ専用のソ
フトウェアを組み込んで行っている。また、ＣＰＵを用
いたシステムで、或る事象が発生した後の事後処理がマ
シン若しくはオペレータによって所定時間内に行われた
か否かを監視する、各種警報系のＣＰＵによる動作監視
においても同様の監視方法が取られている。
が無限ループに突入したり、暴走したする不正常動作を
監視する方法としては一般に、ソフトウェアで一定周期
毎に、そのＣＰＵに特定のＩ／Ｏ出力を行わせることに
よって行っている。即ち、ウォチドックタイマ専用のソ
フトウェアを組み込んで行っている。また、ＣＰＵを用
いたシステムで、或る事象が発生した後の事後処理がマ
シン若しくはオペレータによって所定時間内に行われた
か否かを監視する、各種警報系のＣＰＵによる動作監視
においても同様の監視方法が取られている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ような動作監視方法では、ＣＰＵのソフトウェアに一定
周期で任意のＩ／Ｏ出力を行わせると共にウォチドック
タイマへ出力する必要があるという欠点がある。また、
警報系のＣＰＵのソフトウェア特有の警報データ収集が
全メモリに対して正しく行われているか否かの監視自体
は行われていなかった。
ような動作監視方法では、ＣＰＵのソフトウェアに一定
周期で任意のＩ／Ｏ出力を行わせると共にウォチドック
タイマへ出力する必要があるという欠点がある。また、
警報系のＣＰＵのソフトウェア特有の警報データ収集が
全メモリに対して正しく行われているか否かの監視自体
は行われていなかった。
【０００４】本発明の目的は、このような従来の問題点
を除去して、警報系ＣＰＵの動作状態監視を、ＣＰＵの
一定時間内に警報データを収集するという特徴を生か
し、警報データの収集周期によるメモリへのアクセス間
隔によって警報監視を行う、ハードウェアによる警報系
ＣＰＵ監視回路を提供することにある。
を除去して、警報系ＣＰＵの動作状態監視を、ＣＰＵの
一定時間内に警報データを収集するという特徴を生か
し、警報データの収集周期によるメモリへのアクセス間
隔によって警報監視を行う、ハードウェアによる警報系
ＣＰＵ監視回路を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
の本発明の解決手段は、警報データを格納した記憶装置
から警報データを収集する中央処理演算装置の動作状態
を監視する警報系ＣＰＵ監視回路において、前記中央処
理演算装置の出力するアドレスデータをデコードして、
このアドレスデータが第一の所定値の時にセット信号
を、第二の所定値であるときにリセット信号を出力する
アドレスデコーダと、前記セット信号によって負論理出
力信号をアクティブに、前記リセット信号によって負論
理出力信号をノンアクティブして出力するフリップフロ
ップと、前記負論理信号によってカウント動作開始と停
止を制御され、カウント動作を開始した後、前記負論理
信号によってカウント動作を停止させられないでカウン
ト値が所定値に達すると前記中央処理演算装置への強制
割り込みをかけるキャリー信号を出力するカウンタと、
前記セット信号の入力インターバルを計測して、所定時
間を経過した場合に前記中央処理演算装置に強制割り込
みをかける信号を出力するウォチドックタイマとを備え
ることを特徴とする。
の本発明の解決手段は、警報データを格納した記憶装置
から警報データを収集する中央処理演算装置の動作状態
を監視する警報系ＣＰＵ監視回路において、前記中央処
理演算装置の出力するアドレスデータをデコードして、
このアドレスデータが第一の所定値の時にセット信号
を、第二の所定値であるときにリセット信号を出力する
アドレスデコーダと、前記セット信号によって負論理出
力信号をアクティブに、前記リセット信号によって負論
理出力信号をノンアクティブして出力するフリップフロ
ップと、前記負論理信号によってカウント動作開始と停
止を制御され、カウント動作を開始した後、前記負論理
信号によってカウント動作を停止させられないでカウン
ト値が所定値に達すると前記中央処理演算装置への強制
割り込みをかけるキャリー信号を出力するカウンタと、
前記セット信号の入力インターバルを計測して、所定時
間を経過した場合に前記中央処理演算装置に強制割り込
みをかける信号を出力するウォチドックタイマとを備え
ることを特徴とする。
【０００６】
【実施例】次に本発明の一実施例について図面を参照し
つつ以下に説明する。図１は本発明の一実施例を示し、
この図１において、ＣＰＵ１のアドレスバス１１〜１Ｎ
は警報データ格納メモリ２のアドレス入力端子とアドレ
スデコーダ３の入力端子とに接続されている。このアド
レスデコーダ３のＤＥＣ出力端子Ａ３１はセットリセッ
トフリップフロップ（以下ＳＲ−Ｆ／Ｆ）４のセット入
力端子４１とウォチドックタイマ（以下ＷＤＴ）６のＷ
ＤＴ入力端子６１とに接続されている。またアドレスデ
コーダ３のＤＥＣ出力端子Ｂ３２はＳＲ−Ｆ／Ｆ４のリ
セット入力端子４２に接続されている。ＳＲ−Ｆ／Ｆ４
のフリップフロップ出力端子４３はキャリー出力付Ｎ進
カウンタ５のクリア端子５３に接続されている。このキ
ャリー出力付Ｎ進カウンタ５のクロック入力端子５１に
は外部クロック８が入力され、同カウンタ５のキャリー
出力端子５２は負論理和回路７のＯＲ入力端子Ａ７１に
接続され、負論理和回路７のＯＲ入力端子Ｂ７２は上記
ＷＤＴ６のＷＤＴ出力端子６２が接続されている。そし
て負論理和回路７のＯＲ出力端子７３はＣＰＵ１のＣＰ
Ｕリセット端子１２に接続されている。このＣＰＵリセ
ット端子１２はノンマスカラブルインターラプト端子
で、ソフト的にはマスクできない強制割り込みをＣＰＵ
１に行わせるものである。
つつ以下に説明する。図１は本発明の一実施例を示し、
この図１において、ＣＰＵ１のアドレスバス１１〜１Ｎ
は警報データ格納メモリ２のアドレス入力端子とアドレ
スデコーダ３の入力端子とに接続されている。このアド
レスデコーダ３のＤＥＣ出力端子Ａ３１はセットリセッ
トフリップフロップ（以下ＳＲ−Ｆ／Ｆ）４のセット入
力端子４１とウォチドックタイマ（以下ＷＤＴ）６のＷ
ＤＴ入力端子６１とに接続されている。またアドレスデ
コーダ３のＤＥＣ出力端子Ｂ３２はＳＲ−Ｆ／Ｆ４のリ
セット入力端子４２に接続されている。ＳＲ−Ｆ／Ｆ４
のフリップフロップ出力端子４３はキャリー出力付Ｎ進
カウンタ５のクリア端子５３に接続されている。このキ
ャリー出力付Ｎ進カウンタ５のクロック入力端子５１に
は外部クロック８が入力され、同カウンタ５のキャリー
出力端子５２は負論理和回路７のＯＲ入力端子Ａ７１に
接続され、負論理和回路７のＯＲ入力端子Ｂ７２は上記
ＷＤＴ６のＷＤＴ出力端子６２が接続されている。そし
て負論理和回路７のＯＲ出力端子７３はＣＰＵ１のＣＰ
Ｕリセット端子１２に接続されている。このＣＰＵリセ
ット端子１２はノンマスカラブルインターラプト端子
で、ソフト的にはマスクできない強制割り込みをＣＰＵ
１に行わせるものである。
【０００７】以上の構成において、以下その動作につい
て説明する。図２は図１の一実施例に係る動作タイミン
グチャート図である。ＣＰＵ１は一定周期で警報データ
格納メモリ２から警報データを収集している。ここで、
警報データ格納メモリ２のデータ収集範囲の先頭アドレ
スをＸＸ０Ｈｅｘとし、最終アドレスをＹＹＦＨｅｘと
する。警報データの収集は、この先頭アドレスＸＸ０Ｈ
ｅｘから順にＹＹＦＨｅｘまで行われるとする。アドレ
スデコーダ３は、ＣＰＵ１が警報データ格納メモリ２の
アドレスＸＸ０Ｈｅｘにあるデータへアクセスするため
に、アドレスバス１１〜１ＮにそのアドレスデータＸＸ
０Ｈｅｘが出力されると（図２の信号波形９９）、ＤＥ
Ｃ出力端子Ａ３１の出力がアクティブとなる（図２の信
号波形１００）。そしてこのアクティブとなったＤＥＣ
出力端子Ａ３１からの出力信号はＳＲ−Ｆ／Ｆ４のセッ
ト入力端子４１とＷＤＴ６とに入力されており、このＳ
Ｒ−Ｆ／Ｆ４をセットすると共にＷＤＴ６を動作させ
る。ＳＲ−Ｆ／Ｆ４がセットされると出力端子４３はハ
イレベル信号となり、カウンタ５のリセット状態を解除
する。また、アドレスバス１１〜１ＮにＣＰＵ１から警
報データの収集最終アドレスであるアドレスデータＹＹ
ＦＨｅｘが出力されると、アドレスデコーダ３のＤＥＣ
出力端子Ｂ３２がアクティブとなる。これによりＳＲ−
Ｆ／Ｆ４がリセットされ、出力端子４３はローレベル信
号となり、カウンタ５をリセット状態にする。上記リセ
ット状態解除によりカウンタ５は、クロック入力端子５
１に入力される外部クロック８（図２の信号波形１０
４）でカウントアップを始める（図２の信号波形１０
５）。そして端子５３の入力信号がアクティブとならな
いかぎりカウント動作を継続し、カウント値がＮとなる
とキャリー出力端子５２からキャリー信号が出力され
る。
て説明する。図２は図１の一実施例に係る動作タイミン
グチャート図である。ＣＰＵ１は一定周期で警報データ
格納メモリ２から警報データを収集している。ここで、
警報データ格納メモリ２のデータ収集範囲の先頭アドレ
スをＸＸ０Ｈｅｘとし、最終アドレスをＹＹＦＨｅｘと
する。警報データの収集は、この先頭アドレスＸＸ０Ｈ
ｅｘから順にＹＹＦＨｅｘまで行われるとする。アドレ
スデコーダ３は、ＣＰＵ１が警報データ格納メモリ２の
アドレスＸＸ０Ｈｅｘにあるデータへアクセスするため
に、アドレスバス１１〜１ＮにそのアドレスデータＸＸ
０Ｈｅｘが出力されると（図２の信号波形９９）、ＤＥ
Ｃ出力端子Ａ３１の出力がアクティブとなる（図２の信
号波形１００）。そしてこのアクティブとなったＤＥＣ
出力端子Ａ３１からの出力信号はＳＲ−Ｆ／Ｆ４のセッ
ト入力端子４１とＷＤＴ６とに入力されており、このＳ
Ｒ−Ｆ／Ｆ４をセットすると共にＷＤＴ６を動作させ
る。ＳＲ−Ｆ／Ｆ４がセットされると出力端子４３はハ
イレベル信号となり、カウンタ５のリセット状態を解除
する。また、アドレスバス１１〜１ＮにＣＰＵ１から警
報データの収集最終アドレスであるアドレスデータＹＹ
ＦＨｅｘが出力されると、アドレスデコーダ３のＤＥＣ
出力端子Ｂ３２がアクティブとなる。これによりＳＲ−
Ｆ／Ｆ４がリセットされ、出力端子４３はローレベル信
号となり、カウンタ５をリセット状態にする。上記リセ
ット状態解除によりカウンタ５は、クロック入力端子５
１に入力される外部クロック８（図２の信号波形１０
４）でカウントアップを始める（図２の信号波形１０
５）。そして端子５３の入力信号がアクティブとならな
いかぎりカウント動作を継続し、カウント値がＮとなる
とキャリー出力端子５２からキャリー信号が出力され
る。
【０００８】これとは逆に、アドレスデコーダ３のＤＥ
Ｃ出力端子Ｂ３２がアクティブになれば、上記したよう
にＳＲ−Ｆ／Ｆ４はリセットされて端子４３の信号がロ
ーレベルとなり、カウンタ５はリセットされることにな
る（図２の信号レベル１１０）。このＤＥＣ出力端子Ｂ
３２がアクティブにならない状態とは、ＣＰＵ１がメモ
リ２のアドレスＹＹＦＨｅｘまで警報データ収集を行わ
なかった状態を意味する。つまり、ＣＰＵ１が正常にメ
モリ２の警報データ収集を行わなかったことになる。そ
こで、ＣＰＵ１による警報データの収集が正常な時間内
に行われずアドレスデコーダ３のＤＥＣ出力端子Ｂ３２
がアクティブとならないと、カウンタ５はカウント値Ｎ
に達して、タイムオーバとしてカウンタ５のキャリーが
出力される。このキャリー出力は負論理和回路７を介し
てＣＰＵ１のリセット端子１２に入力さており、ＣＰＵ
１に強制割り込みがかかることになる。つまり、ＣＰＵ
１がアドレスＸＸ０Ｈｅｘから警報データの収集を開始
し、正常な時間内にアドレスＹＹＦＨｅｘまでデータ収
集を行わなかった場合に強制割り込みがかかることにな
る。
Ｃ出力端子Ｂ３２がアクティブになれば、上記したよう
にＳＲ−Ｆ／Ｆ４はリセットされて端子４３の信号がロ
ーレベルとなり、カウンタ５はリセットされることにな
る（図２の信号レベル１１０）。このＤＥＣ出力端子Ｂ
３２がアクティブにならない状態とは、ＣＰＵ１がメモ
リ２のアドレスＹＹＦＨｅｘまで警報データ収集を行わ
なかった状態を意味する。つまり、ＣＰＵ１が正常にメ
モリ２の警報データ収集を行わなかったことになる。そ
こで、ＣＰＵ１による警報データの収集が正常な時間内
に行われずアドレスデコーダ３のＤＥＣ出力端子Ｂ３２
がアクティブとならないと、カウンタ５はカウント値Ｎ
に達して、タイムオーバとしてカウンタ５のキャリーが
出力される。このキャリー出力は負論理和回路７を介し
てＣＰＵ１のリセット端子１２に入力さており、ＣＰＵ
１に強制割り込みがかかることになる。つまり、ＣＰＵ
１がアドレスＸＸ０Ｈｅｘから警報データの収集を開始
し、正常な時間内にアドレスＹＹＦＨｅｘまでデータ収
集を行わなかった場合に強制割り込みがかかることにな
る。
【０００９】またＣＰＵ１はメモリ２の警報データ全体
を間欠的でしかも定期的にアクセスするが、メモリ２の
最初のアドレスＸＸ０Ｈｅｘへのアクセスから次の同一
先頭アドレスへのアクセスインターバルが所定時間を超
過すると、アドレスデコーダ３の端子３１から信号が出
力されず、ＷＤＴ６はタイムオーバとなってＷＤＴ出力
端子６２から負論理和回路７を介してＣＰＵ１に上記と
同様な強制割り込み信号出力する。
を間欠的でしかも定期的にアクセスするが、メモリ２の
最初のアドレスＸＸ０Ｈｅｘへのアクセスから次の同一
先頭アドレスへのアクセスインターバルが所定時間を超
過すると、アドレスデコーダ３の端子３１から信号が出
力されず、ＷＤＴ６はタイムオーバとなってＷＤＴ出力
端子６２から負論理和回路７を介してＣＰＵ１に上記と
同様な強制割り込み信号出力する。
【００１０】この様に、ＣＰＵ１がメモリ２から警報デ
ータを収集する際に、メモリ２へアクセスするアドレス
値に着目し、その警報データ収集開始時の収集開始メモ
リアドレスへのアクセス時点から、最終のメモリアドレ
スへのアクセス時点までの経時時間をカウンタ５で計測
し、ＣＰＵ１が一定時間内に正しく最終アドレスへアク
セスしなかった場合に強制割り込みをかけるようにし
た。また、ＣＰＵ１が全く警報データの収集を行わない
場合、ＣＰＵ１はメモリアドレスＸＸ０Ｈｅｘのデータ
にアクセスしないので、このＣＰＵ１からアドレスデー
タＸＸ０Ｈｅｘが一定時間内に全く出力されないことを
ＷＤＴ６で監視してＣＰＵ１に強制割り込みをかけるよ
うにした。
ータを収集する際に、メモリ２へアクセスするアドレス
値に着目し、その警報データ収集開始時の収集開始メモ
リアドレスへのアクセス時点から、最終のメモリアドレ
スへのアクセス時点までの経時時間をカウンタ５で計測
し、ＣＰＵ１が一定時間内に正しく最終アドレスへアク
セスしなかった場合に強制割り込みをかけるようにし
た。また、ＣＰＵ１が全く警報データの収集を行わない
場合、ＣＰＵ１はメモリアドレスＸＸ０Ｈｅｘのデータ
にアクセスしないので、このＣＰＵ１からアドレスデー
タＸＸ０Ｈｅｘが一定時間内に全く出力されないことを
ＷＤＴ６で監視してＣＰＵ１に強制割り込みをかけるよ
うにした。
【００１１】尚、カウンタ５のカウント幅を定めている
外部クロック８の周波数を代えることで、ＣＰＵ１の警
報データ収集状態の監視時間を変更することができる。
またＣＰＵ１のアドレスデータをアドレスデコーダ３で
デコードする際、上記では１２ｂｉｔを用いて説明した
が、当然他のビット数をデコードしたアドレスデコーダ
３であってもよい。さらに、負論理和回路７を用いてウ
ォチドックタイマ６の出力信号とカウンタ５のキャリー
信号との負論理和を求めＣＰＵ１の強制割り込みとした
が、ＷＤＴ出力端子６２及びキャリー出力端子５２双方
をオープンコレクタ出力のものを使用して、上記２つの
信号をワイヤードＯＲしてＣＰＵリセット端子１２に入
力するようにしてもよい。
外部クロック８の周波数を代えることで、ＣＰＵ１の警
報データ収集状態の監視時間を変更することができる。
またＣＰＵ１のアドレスデータをアドレスデコーダ３で
デコードする際、上記では１２ｂｉｔを用いて説明した
が、当然他のビット数をデコードしたアドレスデコーダ
３であってもよい。さらに、負論理和回路７を用いてウ
ォチドックタイマ６の出力信号とカウンタ５のキャリー
信号との負論理和を求めＣＰＵ１の強制割り込みとした
が、ＷＤＴ出力端子６２及びキャリー出力端子５２双方
をオープンコレクタ出力のものを使用して、上記２つの
信号をワイヤードＯＲしてＣＰＵリセット端子１２に入
力するようにしてもよい。
【００１２】
【発明の効果】以上説明したように、本発明の警報系Ｃ
ＰＵ監視回路によれば、警報系ＣＰＵが一定時間内に警
報データを収集するその動作に着目し、警報データを格
納したメモリの先頭番地へアクセスした際のアドレスバ
スデータをデコードしてＷＤＴの入力とすることで、Ｃ
ＰＵが全く警報データを収集しない状態をＷＤＴで監視
し、さらに警報データの収集を開始してから終了するま
での時間間隔を監視することにより、ＣＰＵが正しく警
報データを収集しているか否かをも監視できる。
ＰＵ監視回路によれば、警報系ＣＰＵが一定時間内に警
報データを収集するその動作に着目し、警報データを格
納したメモリの先頭番地へアクセスした際のアドレスバ
スデータをデコードしてＷＤＴの入力とすることで、Ｃ
ＰＵが全く警報データを収集しない状態をＷＤＴで監視
し、さらに警報データの収集を開始してから終了するま
での時間間隔を監視することにより、ＣＰＵが正しく警
報データを収集しているか否かをも監視できる。
【００１３】従って、従来のようにソフトウェアによっ
てＷＤＴ設定のためのプログラムを行う必要がなく、し
かもより細かいＣＰＵ動作の監視を本発明によって行う
ことができる。
てＷＤＴ設定のためのプログラムを行う必要がなく、し
かもより細かいＣＰＵ動作の監視を本発明によって行う
ことができる。
【図１】本発明の一実施例に関するものであり、その構
成を示す回路図である。
成を示す回路図である。
【図２】本発明の一実施例の動作タイミングチャート図
である。
である。
１ ＣＰＵ ２ 警報データ格納メモリ ３ アドレスデコーダ ４ セットリセットフリップフロップ ５ キャリー出力付Ｎ進カウンタ ６ ウォチドックタイマ ７ 負論理和回路 ８ 外部クロック １１〜１Ｎ アドレスバス １２ ＣＰＵリセット端子 ３１ ＤＥＣ出力端子Ａ ３２ ＤＥＣ出力端子Ｂ ４１ セット入力端子 ４２ リセット入力端子 ４３ フリップフロップ出力端子 ５１ クロック入力端子 ５２ キャリー出力端子 ６１ ＷＤＴ入力端子 ６２ ＷＤＴ出力端子 ７１ ＯＲ入力端子Ａ ７２ ＯＲ入力端子Ｂ ７３ ＯＲ出力端子
Claims (1)
- 【請求項１】警報データを格納した記憶装置から警報デ
ータを収集する中央処理演算装置の動作状態を監視する
警報系ＣＰＵ監視回路において、 前記中央処理演算装置の出力するアドレスデータをデコ
ードして、このアドレスデータが第一の所定値の時にセ
ット信号を、第二の所定値であるときにリセット信号を
出力するアドレスデコーダと、 前記セット信号によって負論理出力信号をアクティブ
に、前記リセット信号によって負論理出力信号をノンア
クティブして出力するフリップフロップと、 前記負論理信号によってカウント動作開始と停止を制御
され、カウント動作を開始した後、前記負論理信号によ
ってカウント動作を停止させられないでカウント値が所
定値に達すると前記中央処理演算装置への強制割り込み
をかけるキャリー信号を出力するカウンタと、 前記セット信号の入力インターバルを計測して、所定時
間を経過した場合に前記中央処理演算装置に強制割り込
みをかける信号を出力するウォチドックタイマとを備え
ることを特徴とする警報系ＣＰＵ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062705A JPH05266384A (ja) | 1992-03-19 | 1992-03-19 | 警報系ｃｐｕ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062705A JPH05266384A (ja) | 1992-03-19 | 1992-03-19 | 警報系ｃｐｕ監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05266384A true JPH05266384A (ja) | 1993-10-15 |
Family
ID=13208003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062705A Pending JPH05266384A (ja) | 1992-03-19 | 1992-03-19 | 警報系ｃｐｕ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05266384A (ja) |
-
1992
- 1992-03-19 JP JP4062705A patent/JPH05266384A/ja active Pending
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