JPH05266665A - 出力バッファ回路及びレベル変換回路並びにプリチャージ回路それに半導体記憶装置 - Google Patents
出力バッファ回路及びレベル変換回路並びにプリチャージ回路それに半導体記憶装置Info
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- JPH05266665A JPH05266665A JP4062328A JP6232892A JPH05266665A JP H05266665 A JPH05266665 A JP H05266665A JP 4062328 A JP4062328 A JP 4062328A JP 6232892 A JP6232892 A JP 6232892A JP H05266665 A JPH05266665 A JP H05266665A
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Abstract
(57)【要約】
【目的】ＤＲＡＭなどに使用する出力バッファ回路と、
それに含まれる回路の動作を高速化すること。 【構成】出力バッファ回路のレベル変換回路部をバイポ
ーラトランジスタで構成することにより高出力駆動能力
を持たせ、このレベル変換回路部の出力信号によりブー
スト用キャパシタを駆動し、出力電界効果トランジスタ
のゲートを予じめプリチャージするようにしたもの。 【効果】出力バッファ回路を構成する論理ゲートの段数
が低減され、低電源電圧でも高速化動作させることがで
きる。
それに含まれる回路の動作を高速化すること。 【構成】出力バッファ回路のレベル変換回路部をバイポ
ーラトランジスタで構成することにより高出力駆動能力
を持たせ、このレベル変換回路部の出力信号によりブー
スト用キャパシタを駆動し、出力電界効果トランジスタ
のゲートを予じめプリチャージするようにしたもの。 【効果】出力バッファ回路を構成する論理ゲートの段数
が低減され、低電源電圧でも高速化動作させることがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に、半導体記憶装置の動作速度を短縮するのに好
適な高速の出力バッファ回路とレベル変換回路、及びプ
リチャージ回路に関する。
り、特に、半導体記憶装置の動作速度を短縮するのに好
適な高速の出力バッファ回路とレベル変換回路、及びプ
リチャージ回路に関する。
【０００２】
【従来の技術】図５はダイナミック型半導体記憶装置、
すなわちＤＲＡＭの一般的な回路構成を示すブロック図
であるが、このようなＤＲＡＭは、入力バッファ回路１
０と、行デコーダ回路１１、列デコーダ回路１２、アン
プ回路１３、出力バッファ回路１４、それにメモリセル
１５とから構成されている。
すなわちＤＲＡＭの一般的な回路構成を示すブロック図
であるが、このようなＤＲＡＭは、入力バッファ回路１
０と、行デコーダ回路１１、列デコーダ回路１２、アン
プ回路１３、出力バッファ回路１４、それにメモリセル
１５とから構成されている。
【０００３】入力バッファ回路１０は、アドレス信号Ａ
ｉに応じて、行デコーダ回路１１及び列デコーダ１２に
アドレッシングのための信号を出力する働きをし、これ
に応じて、行デコーダ回路１１は、メモリセルアレイ１
５に行アドレスを与え、列デコーダ回路１２は、メモリ
セルアレイ１５に列アドレスを与える。
ｉに応じて、行デコーダ回路１１及び列デコーダ１２に
アドレッシングのための信号を出力する働きをし、これ
に応じて、行デコーダ回路１１は、メモリセルアレイ１
５に行アドレスを与え、列デコーダ回路１２は、メモリ
セルアレイ１５に列アドレスを与える。
【０００４】メモリセルアレイ１５は、(２のＭ乗)／su
ppress行×(２のＮ乗)／suppress列のマトリクス状にメ
モリセルを配置して構成されたものである。アンプ回路
１３は、メモリセルアレイ１５から読みだされた信号を
増幅し、出力バッファ回路１４に出力する働きをし、こ
の出力バッファ回路１４の出力端子はボンディングパッ
ド、リードフレームを介してパッケージのＩ／Ｏピンに
接続されている。
ppress行×(２のＮ乗)／suppress列のマトリクス状にメ
モリセルを配置して構成されたものである。アンプ回路
１３は、メモリセルアレイ１５から読みだされた信号を
増幅し、出力バッファ回路１４に出力する働きをし、こ
の出力バッファ回路１４の出力端子はボンディングパッ
ド、リードフレームを介してパッケージのＩ／Ｏピンに
接続されている。
【０００５】ところで、このような半導体記憶装置は、
常に、より一層の高速化が要求されているが、その動作
速度は、入力バッファ回路１０に入力信号Ａｉが入力さ
れてから、セルアレイ１５アドレスＡｉに対応したメモ
リセルに蓄積されている情報が出力バッファ回路１４か
ら出力されるまでの所要時間、すなわちアクセスタイム
で定義される。
常に、より一層の高速化が要求されているが、その動作
速度は、入力バッファ回路１０に入力信号Ａｉが入力さ
れてから、セルアレイ１５アドレスＡｉに対応したメモ
リセルに蓄積されている情報が出力バッファ回路１４か
ら出力されるまでの所要時間、すなわちアクセスタイム
で定義される。
【０００６】しかして、このアクセスタイムを短縮する
には、半導体記憶装置を構成する各構成要素の動作速度
を速くすればよいが、特に、出力バッファ回路１４は、
出力端がＩ／Ｏピンに接続されるため、その高速化に多
大な困難を要し、このため、この高速化のための種々の
提案が、従来からなされている。
には、半導体記憶装置を構成する各構成要素の動作速度
を速くすればよいが、特に、出力バッファ回路１４は、
出力端がＩ／Ｏピンに接続されるため、その高速化に多
大な困難を要し、このため、この高速化のための種々の
提案が、従来からなされている。
【０００７】図４は、従来のＤＲＡＭの出力バッファ回
路１４の回路構成の一例を示したもので、この従来のＤ
ＲＡＭの出力バッファ回路１４は、図示のように、レベ
ル変換回路部１と信号波形整形部２、ブースト用容量部
(キャパシタ)３、プリチャージ回路部４、それに出力ト
ランジスタ部５とから構成されている。
路１４の回路構成の一例を示したもので、この従来のＤ
ＲＡＭの出力バッファ回路１４は、図示のように、レベ
ル変換回路部１と信号波形整形部２、ブースト用容量部
(キャパシタ)３、プリチャージ回路部４、それに出力ト
ランジスタ部５とから構成されている。
【０００８】レベル変換回路部１は、アンプ回路１３か
らの微小振幅(以下、この振幅をＥＣＬ：Emitter−Coup
led Logic 振幅と呼ぶ)の信号をトランジスタレベルの
振幅(以下、この振幅をＴＴＬ：Transistor−Transisto
r logic 振幅と呼ぶ)に変換するもので、その回路構成
としては、周知の一般的なＣＭＯＳカレントミラー回路
が使用されている。なお、このＣＭＯＳカレントミラー
回路の動作については周知なので、ここでは省略する。
らの微小振幅(以下、この振幅をＥＣＬ：Emitter−Coup
led Logic 振幅と呼ぶ)の信号をトランジスタレベルの
振幅(以下、この振幅をＴＴＬ：Transistor−Transisto
r logic 振幅と呼ぶ)に変換するもので、その回路構成
としては、周知の一般的なＣＭＯＳカレントミラー回路
が使用されている。なお、このＣＭＯＳカレントミラー
回路の動作については周知なので、ここでは省略する。
【０００９】信号波形整形部２は、上記レベル変換回路
部１の出力信号を入力し、レベル変換回路部出力信号の
電流駆動能力を高める役割を果たす。なお、ここにいう
駆動能力とは、ここから供給できる最大電流量を表わ
し、駆動能力が高いということは、供給電流量が大きい
ことを意味する。しかして、一般に、ＣＭＯＳカレント
ミラー回路は駆動能力が低く、そのため、後段に大きな
静電容量(１ｐＦ以上)が接続されるような場合には、カ
レントミラー部での遅延が多大なものとなってしまう。
部１の出力信号を入力し、レベル変換回路部出力信号の
電流駆動能力を高める役割を果たす。なお、ここにいう
駆動能力とは、ここから供給できる最大電流量を表わ
し、駆動能力が高いということは、供給電流量が大きい
ことを意味する。しかして、一般に、ＣＭＯＳカレント
ミラー回路は駆動能力が低く、そのため、後段に大きな
静電容量(１ｐＦ以上)が接続されるような場合には、カ
レントミラー部での遅延が多大なものとなってしまう。
【００１０】そこで、このような場合には、カレントミ
ラー回路の後段に論理ゲートを挿入し、駆動能力を高め
るのが通例となっており、このため、ＣＭＯＳカレント
ミラー型のレベル変換回路の後段に、大きな容量値のブ
ースト用容量が接続されるようになっている従来のＤＲ
ＡＭの出力バッファ回路１４には、この信号波形整形回
路２が必要なのである。
ラー回路の後段に論理ゲートを挿入し、駆動能力を高め
るのが通例となっており、このため、ＣＭＯＳカレント
ミラー型のレベル変換回路の後段に、大きな容量値のブ
ースト用容量が接続されるようになっている従来のＤＲ
ＡＭの出力バッファ回路１４には、この信号波形整形回
路２が必要なのである。
【００１１】ブースト用キャパシタ３は、アノード電位
を電源電圧以上の電位にする必要がある場合に用いら
れ、その動作は以下の通りである。まず、待機時におい
て、このキャパシタ３のカソード側は接地電位、アノー
ド側は所定の電位(例えば、この例ではVcc-Vthn)にプリ
チャージされる。次いで動作時にはカソード電位が接地
電位より高くされ、これによってアノード電位はプリチ
ャージレベルより高くなる。なお、ここで、アノード側
とは、キャパシタ３の正電位にされる側の端子をいい、
カソード側とは、負電位にされる側の端子をいう。
を電源電圧以上の電位にする必要がある場合に用いら
れ、その動作は以下の通りである。まず、待機時におい
て、このキャパシタ３のカソード側は接地電位、アノー
ド側は所定の電位(例えば、この例ではVcc-Vthn)にプリ
チャージされる。次いで動作時にはカソード電位が接地
電位より高くされ、これによってアノード電位はプリチ
ャージレベルより高くなる。なお、ここで、アノード側
とは、キャパシタ３の正電位にされる側の端子をいい、
カソード側とは、負電位にされる側の端子をいう。
【００１２】従って、この従来のＤＲＡＭの出力バッフ
ァ回路１４において、待機時では、信号波形整形部２の
出力、すなわちブースト用キャパシタ３のカソード側は
接地電位となり、アノード側はVcc-Vthn電位にプリチャ
ージされ、動作時にはレベル変換回路部１に応動して信
号波形整形部２の出力が電源電位となるので、これによ
ってアノード側の電位が電源電位以上になるのである。
ァ回路１４において、待機時では、信号波形整形部２の
出力、すなわちブースト用キャパシタ３のカソード側は
接地電位となり、アノード側はVcc-Vthn電位にプリチャ
ージされ、動作時にはレベル変換回路部１に応動して信
号波形整形部２の出力が電源電位となるので、これによ
ってアノード側の電位が電源電位以上になるのである。
【００１３】プリチャージ回路部４は、ブースト用キャ
パシタ３のアノード側をプリチャージするためのｎチャ
ネルＭＯＳトランジスタ(以下、ｎＭＯＳ Ｔｒ．と記
す)Ｍ１と、出力トランジスタ５のゲート電位制御用と
して働くｐチャネルＭＯＳトランジスタ(以下、ｐＭＯ
Ｓ Ｔｒ．と記す)Ｍ２とからなり、このｐＭＯＳ Ｔ
ｒ．Ｍ２は待機時にオフ状態で動作時にオン状態とな
り、ブーストされたアノード電位を出力トランジスタ５
のゲートに供給し、この出力トランジスタ５を強いオン
状態とする働きをする。
パシタ３のアノード側をプリチャージするためのｎチャ
ネルＭＯＳトランジスタ(以下、ｎＭＯＳ Ｔｒ．と記
す)Ｍ１と、出力トランジスタ５のゲート電位制御用と
して働くｐチャネルＭＯＳトランジスタ(以下、ｐＭＯ
Ｓ Ｔｒ．と記す)Ｍ２とからなり、このｐＭＯＳ Ｔ
ｒ．Ｍ２は待機時にオフ状態で動作時にオン状態とな
り、ブーストされたアノード電位を出力トランジスタ５
のゲートに供給し、この出力トランジスタ５を強いオン
状態とする働きをする。
【００１４】なお、この種の従来技術としては、特開平
２−２４６１５１号公報などの記載を挙げることができ
る。
２−２４６１５１号公報などの記載を挙げることができ
る。
【００１５】
【発明が解決しようとする課題】上記従来技術の回路に
おいて、出力バッファで発生する遅延時間は、それを構
成する各論理ゲートの論理段数からほぼ決定される自己
遅延時間と、出力に接続される大きな静電容量(数ｐＦ
〜１００ｐＦ)を充放電するのに費やされる遅延時間の
和となる。そこで、出力バッファ回路の高速化のために
は、これら両者の遅延時間を低減しなければならない。
おいて、出力バッファで発生する遅延時間は、それを構
成する各論理ゲートの論理段数からほぼ決定される自己
遅延時間と、出力に接続される大きな静電容量(数ｐＦ
〜１００ｐＦ)を充放電するのに費やされる遅延時間の
和となる。そこで、出力バッファ回路の高速化のために
は、これら両者の遅延時間を低減しなければならない。
【００１６】ところで、電源電圧が５Ｖ系のシステムで
は、出力バッファ回路の高速化のために、出力トランジ
スタにＭＯＳ Ｔｒ．より電流駆動能力が高いバイポー
ラトランジスタ(以下、Ｂｉｐ・Ｔｒ．と記す)を使用し
ている例がある。
は、出力バッファ回路の高速化のために、出力トランジ
スタにＭＯＳ Ｔｒ．より電流駆動能力が高いバイポー
ラトランジスタ(以下、Ｂｉｐ・Ｔｒ．と記す)を使用し
ている例がある。
【００１７】しかしながら、メモリ集積度の増加にとも
なう消費電力の増大から、低電源電圧化が不可欠であ
り、今後、電源電圧は３．３Ｖ系に移行するものと考え
られているから、電源電圧３．３Ｖにおいて、出力バッ
ファ回路の出力トランジスタにＢｉｐ．Ｔｒ．を使用す
ると、図６Ａに示すように、Ｂｉｐ．Ｔｒ．のベース、
エミッター間電圧ＶBEのため、“High”レベル出力電位
ＶOUT(High)は、以下の式で表わされる。
なう消費電力の増大から、低電源電圧化が不可欠であ
り、今後、電源電圧は３．３Ｖ系に移行するものと考え
られているから、電源電圧３．３Ｖにおいて、出力バッ
ファ回路の出力トランジスタにＢｉｐ．Ｔｒ．を使用す
ると、図６Ａに示すように、Ｂｉｐ．Ｔｒ．のベース、
エミッター間電圧ＶBEのため、“High”レベル出力電位
ＶOUT(High)は、以下の式で表わされる。
【００１８】 ＶOUT(High)＝ＶCC−ＶBE ……(1) そうすると、電源電圧ＶCCの最小スペック値ＶCC(min)
＝３．０Ｖから、上式は、 ＶOUT(High)＝ＶCC(min)−ＶBE ＝３．０−０．８ ＝２．２(Ｖ) ……(2) となり、“Ｈigh”レベル判定しきい値電圧ＶOH＝２．
４(Ｖ)以下となってしまうので、製品基準値を満たすこ
とが出来なくなってしまう。
＝３．０Ｖから、上式は、 ＶOUT(High)＝ＶCC(min)−ＶBE ＝３．０−０．８ ＝２．２(Ｖ) ……(2) となり、“Ｈigh”レベル判定しきい値電圧ＶOH＝２．
４(Ｖ)以下となってしまうので、製品基準値を満たすこ
とが出来なくなってしまう。
【００１９】一方、出力トランジスタにｐＭＯＳ Ｔ
ｒ．を用いようとすると、製造工程を増加させる結果と
なり、さらに、出力Ｉ／Ｏピンが電源電圧以上となる
と、出力トランジスタの拡散層部分において多大な基板
電流を発生させるため、現実的ではない。
ｒ．を用いようとすると、製造工程を増加させる結果と
なり、さらに、出力Ｉ／Ｏピンが電源電圧以上となる
と、出力トランジスタの拡散層部分において多大な基板
電流を発生させるため、現実的ではない。
【００２０】そこで、出力トランジスタには、ｎＭＯＳ
Ｔｒ．を使用するのが通例となっているのであるが、
しかし、ｎＭＯＳ Ｔｒ．を使用する場合でも、図６Ｂ
に示すように、上記と同じ問題が生じる。すなわち、
“Ｈigh”レベル出力電位ＶOUT(High)は以下の通りとな
る。
Ｔｒ．を使用するのが通例となっているのであるが、
しかし、ｎＭＯＳ Ｔｒ．を使用する場合でも、図６Ｂ
に示すように、上記と同じ問題が生じる。すなわち、
“Ｈigh”レベル出力電位ＶOUT(High)は以下の通りとな
る。
【００２１】 ＶOUT(High)＝ＶCC−Ｖthn ……(3) 但し、ＶthnはｎＭＯＳ Ｔｒ．のしきい値電圧であり、
通常、０．５〜０．８Ｖあるので、ＶOUT(High)は“Ｈi
gh”レベル判定しきい値電圧ＶOH＝２．４(Ｖ)以下と製
品基準値を満たすことが出来ない。しかし、出力電位を
“Ｈigh”レベルとするために、Ｂｉｐ．Ｔｒ．の場合
には、定常的にベース電流を注入しなければならないの
に対して、ｎＭＯＳ Ｔｒ．では、ゲート絶縁膜を充電
するだけでよいから、出力トランスジスタにｎＭＯＳ
Ｔｒ．を使用する場合は、新たに設けた容量によってゲ
ート電位を電源電圧以上とするブースト方式が通例とな
っているのである。
通常、０．５〜０．８Ｖあるので、ＶOUT(High)は“Ｈi
gh”レベル判定しきい値電圧ＶOH＝２．４(Ｖ)以下と製
品基準値を満たすことが出来ない。しかし、出力電位を
“Ｈigh”レベルとするために、Ｂｉｐ．Ｔｒ．の場合
には、定常的にベース電流を注入しなければならないの
に対して、ｎＭＯＳ Ｔｒ．では、ゲート絶縁膜を充電
するだけでよいから、出力トランスジスタにｎＭＯＳ
Ｔｒ．を使用する場合は、新たに設けた容量によってゲ
ート電位を電源電圧以上とするブースト方式が通例とな
っているのである。
【００２２】このように、出力トランジスタにブースト
方式を用いたｎＭＯＳ Ｔｒ．を採用することによっ
て、Ｂｉｐ．Ｔｒ．のようなＶBEドロップを招くこと無
く、さらに、ｐＭＯＳ Ｔｒ．のように製造工程の増加
をもたらすことなく、製品基準値を満たすことが出来
る。
方式を用いたｎＭＯＳ Ｔｒ．を採用することによっ
て、Ｂｉｐ．Ｔｒ．のようなＶBEドロップを招くこと無
く、さらに、ｐＭＯＳ Ｔｒ．のように製造工程の増加
をもたらすことなく、製品基準値を満たすことが出来
る。
【００２３】ここで、ブースト方式とは、あらかじめブ
ースト用容量に蓄えた電荷を出力トランジスタのゲート
に供給しゲート電圧を高める方式であるが、以下、この
ブースト方式について簡単に説明する。
ースト用容量に蓄えた電荷を出力トランジスタのゲート
に供給しゲート電圧を高める方式であるが、以下、この
ブースト方式について簡単に説明する。
【００２４】図７にブースト方式の原理説明図を示す。
このブースト方式では、ブースト用容量ＣBと、互いに
連動して動作する２個のスイッチング素子ＳＷ．１とＳ
Ｗ．２を用いる。なお、ＣGは出力トランジスタのゲー
ト絶縁膜に相当するゲート容量である。
このブースト方式では、ブースト用容量ＣBと、互いに
連動して動作する２個のスイッチング素子ＳＷ．１とＳ
Ｗ．２を用いる。なお、ＣGは出力トランジスタのゲー
ト絶縁膜に相当するゲート容量である。
【００２５】まず、待機時においては、図７Ａに示すよ
うに、スイッチング素子ＳＷ．１によりノードＡとノー
ドＢが接続され、スイッチング素子ＳＷ．２によりノー
ドＤとノードＥが接続される。そこで、これによって、
ブースト用容量ＣBには電源電圧ＶCCが印加されること
となり、 ＱB＝ＣB×ＶCC ……(4) で表わされる電荷量ＱBがブースト用容量ＣBに蓄積され
ることになる。
うに、スイッチング素子ＳＷ．１によりノードＡとノー
ドＢが接続され、スイッチング素子ＳＷ．２によりノー
ドＤとノードＥが接続される。そこで、これによって、
ブースト用容量ＣBには電源電圧ＶCCが印加されること
となり、 ＱB＝ＣB×ＶCC ……(4) で表わされる電荷量ＱBがブースト用容量ＣBに蓄積され
ることになる。
【００２６】次に、動作状態となると、図７Ｂに示すよ
うに、スイッチング素子ＳＷ．１によりノードＢとノー
ドＣが接続され、スイッチング素子ＳＷ．２によりノー
ドＥとノードＦが接続されるので、今度は、ブースト用
容量ＣBのノードＢがＶCCとなり、ブースト用容量ＣBが
ゲート容量ＣGと直列接続される。
うに、スイッチング素子ＳＷ．１によりノードＢとノー
ドＣが接続され、スイッチング素子ＳＷ．２によりノー
ドＥとノードＦが接続されるので、今度は、ブースト用
容量ＣBのノードＢがＶCCとなり、ブースト用容量ＣBが
ゲート容量ＣGと直列接続される。
【００２７】そこで、待機時のノードＦが無電荷状態で
あったと仮定すると、電荷量保存の法則から待機状態と
動作状態ではノードＥ及びＦの電荷量に変化は無く、ノ
ードＥ及びＦの到達電位をＶBとすると、次式が成り立
つ。
あったと仮定すると、電荷量保存の法則から待機状態と
動作状態ではノードＥ及びＦの電荷量に変化は無く、ノ
ードＥ及びＦの到達電位をＶBとすると、次式が成り立
つ。
【００２８】 ＶCC×ＣB＝(ＶB−ＶCC)×(ＣB＋ＶB)×ＣG ……(5) これより、 ＶB＝ＶCC×２ＣB／(ＣB＋ＣG) ……(6) となる。
【００２９】そこで、いま、ＣB≫ＣGとすると、ＶB≒
２ＶCCとなり、従って、高いブーストレベルが得られる
ことが分かる。
２ＶCCとなり、従って、高いブーストレベルが得られる
ことが分かる。
【００３０】図８は具体的な回路構成でブースト動作を
説明したものである。この図８において、論理回路部Ｌ
１は図７のスイッチング素子ＳＷ．１に相当し、Ｃ1は
ＣBに相当し、ｐＭＯＳ Ｔｒ．Ｍ１はスイッチング素子
ＳＷ．２に相当し、出力トランジスタＭ２のゲート容量
はＣGに相当する。
説明したものである。この図８において、論理回路部Ｌ
１は図７のスイッチング素子ＳＷ．１に相当し、Ｃ1は
ＣBに相当し、ｐＭＯＳ Ｔｒ．Ｍ１はスイッチング素子
ＳＷ．２に相当し、出力トランジスタＭ２のゲート容量
はＣGに相当する。
【００３１】この回路によれば、上述のブースト方式の
原理に従って、出力トランジスタＭ１のゲート電位は電
源電圧ＶCC以上にブーストされ、(３)式より、ＶOUT(Hi
gh)は“Ｈigh”レベル判定しきい値電圧ＶOH＝２．４
(Ｖ)以上とすることができ、製品基準値を満たすことが
可能となる。
原理に従って、出力トランジスタＭ１のゲート電位は電
源電圧ＶCC以上にブーストされ、(３)式より、ＶOUT(Hi
gh)は“Ｈigh”レベル判定しきい値電圧ＶOH＝２．４
(Ｖ)以上とすることができ、製品基準値を満たすことが
可能となる。
【００３２】ここで、出力トランジスタにｎＭＯＳ Ｔ
ｒ．を用い、ブースト方式を採用した図４の従来例にお
ける出力バッファ回路の論理段数についてみると、これ
は、レベル変換部で１段、信号波形整形部で４段、ブー
スト用容量で１段、出力トランジスタで１段とすると、
合計７段論理構成になっていることが分かる。なお、こ
のように論理段数が大きくなっている理由は、先に述べ
たように、ＣＭＯＳカレントミラー回路の駆動能力が低
いためである。
ｒ．を用い、ブースト方式を採用した図４の従来例にお
ける出力バッファ回路の論理段数についてみると、これ
は、レベル変換部で１段、信号波形整形部で４段、ブー
スト用容量で１段、出力トランジスタで１段とすると、
合計７段論理構成になっていることが分かる。なお、こ
のように論理段数が大きくなっている理由は、先に述べ
たように、ＣＭＯＳカレントミラー回路の駆動能力が低
いためである。
【００３３】図３に、従来ＣＭＯＳカレントミラー回路
の回路構成を示す。この図３のカレントミラー回路は、
ｐＭＯＳ Ｔｒ．ＭＰ１とＭＰ２、ｎＭＯＳ Ｔｒ．ＭＮ
１とＭＮ２とからなり、入力１及び入力２にはＥＣＬ振
幅の相補信号が入力されるようになっているもので、そ
の動作は、以下の通りである。
の回路構成を示す。この図３のカレントミラー回路は、
ｐＭＯＳ Ｔｒ．ＭＰ１とＭＰ２、ｎＭＯＳ Ｔｒ．ＭＮ
１とＭＮ２とからなり、入力１及び入力２にはＥＣＬ振
幅の相補信号が入力されるようになっているもので、そ
の動作は、以下の通りである。
【００３４】まず、入力１が“Ｌow”レベル、入力２が
“Ｈigh”レベルとなると、ＭＰ１がＯＮ状態、ＭＰ２
がＯＦＦ状態となり、この結果、ノードＡが“Ｌow”レ
ベルとなるため、出力は“Ｈigh”レベルとなる。一
方、入力１が“Ｈigh”レベル、入力２が“Ｌow”レベ
ルとなると、ＭＰ１がＯＦＦ状態、ＭＰ２がＯＮ状態と
なり、この結果、ノードＡが“Ｈigh”レベルとなるた
め、出力は“Ｌow”レベルとなる。
“Ｈigh”レベルとなると、ＭＰ１がＯＮ状態、ＭＰ２
がＯＦＦ状態となり、この結果、ノードＡが“Ｌow”レ
ベルとなるため、出力は“Ｈigh”レベルとなる。一
方、入力１が“Ｈigh”レベル、入力２が“Ｌow”レベ
ルとなると、ＭＰ１がＯＦＦ状態、ＭＰ２がＯＮ状態と
なり、この結果、ノードＡが“Ｈigh”レベルとなるた
め、出力は“Ｌow”レベルとなる。
【００３５】このときの出力電位が立ち上がる場合につ
いてみると、ノードＡが“Ｈigh”レベルから“Ｌow”
レベルへ遷移した後、出力電位が立上り始めるため、出
力が“Ｈigh”レベルに変化するまでに、永い遅延が生
じてしまう。
いてみると、ノードＡが“Ｈigh”レベルから“Ｌow”
レベルへ遷移した後、出力電位が立上り始めるため、出
力が“Ｈigh”レベルに変化するまでに、永い遅延が生
じてしまう。
【００３６】以上の説明から、従来の出力バッファ回路
では、論理段数の多さが高速化の妨げとなっており、高
速化のためには、レベル変換回路の駆動能力を高め、論
理段数を低減する必要があることが判る。
では、論理段数の多さが高速化の妨げとなっており、高
速化のためには、レベル変換回路の駆動能力を高め、論
理段数を低減する必要があることが判る。
【００３７】さらに、電源電圧が５Ｖ系から３．３Ｖ系
へと移行すると、ブースト用容量に蓄積される電荷量が
低減するため、ブーストレベルが減少する。電源電圧が
５Ｖのときのブースト到達電位は、(6)式により、 ＶB(5V)＝５×２ＣB／(ＣB＋ＣG) ＝１０ＣB／(ＣB＋ＣG) となるが、電源電圧が３．３Ｖとなると、ブースト到達
電位は、 ＶB(3.3V)＝３．３×２ＣB／(ＣB＋ＣG) ＝６．６ＣB／(ＣB＋ＣG) となり、およそ３０％の低下となってしまう。
へと移行すると、ブースト用容量に蓄積される電荷量が
低減するため、ブーストレベルが減少する。電源電圧が
５Ｖのときのブースト到達電位は、(6)式により、 ＶB(5V)＝５×２ＣB／(ＣB＋ＣG) ＝１０ＣB／(ＣB＋ＣG) となるが、電源電圧が３．３Ｖとなると、ブースト到達
電位は、 ＶB(3.3V)＝３．３×２ＣB／(ＣB＋ＣG) ＝６．６ＣB／(ＣB＋ＣG) となり、およそ３０％の低下となってしまう。
【００３８】このようなブーストレベルの減少は、出力
トランジスタのゲート、ソース間電圧の減少となるた
め、出力トランジスタのコンダクタンスが小さくなり、
遅延が増大する。このとき、ブーストレベルの減少を補
うためにはブースト用容量値を大きくすればよいが、そ
うすると信号波形整形部での遅延が増大し、出力バッフ
ァ回路の遅延時間が増加してしまう。
トランジスタのゲート、ソース間電圧の減少となるた
め、出力トランジスタのコンダクタンスが小さくなり、
遅延が増大する。このとき、ブーストレベルの減少を補
うためにはブースト用容量値を大きくすればよいが、そ
うすると信号波形整形部での遅延が増大し、出力バッフ
ァ回路の遅延時間が増加してしまう。
【００３９】本発明の目的は、ブースト回路を備え、出
力トランジスタにｎＭＯＳ Ｔｒ．を使用し、低電源電
圧においても高速動作が可能な出力バッファ回路と、こ
れに適用するのに好適なレベル変換回路とプリチャージ
回路を提供することにある。
力トランジスタにｎＭＯＳ Ｔｒ．を使用し、低電源電
圧においても高速動作が可能な出力バッファ回路と、こ
れに適用するのに好適なレベル変換回路とプリチャージ
回路を提供することにある。
【００４０】本発明の他の目的は、前記の出力バッファ
回路を備えた半導体記憶装置を提供することにある。
回路を備えた半導体記憶装置を提供することにある。
【００４１】
【課題を解決するための手段】上記目的を達成するた
め、第１の本発明では、微小振幅の入力信号を所定の論
理レベルに変換するレベル変換部と、ソース又はドレイ
ンのどちらか一方が出力端子に接続された電界効果トラ
ンジスタを含む出力バッファ回路において、上記レベル
変換部の出力を静電容量素子の一方の端子(アノード端
子)に接続し、他方の端子(カソード端子)をスイッチン
グ素子を介して上記電界効果トランジスタのゲートに接
続して出力バッファ回路を構成したものである。
め、第１の本発明では、微小振幅の入力信号を所定の論
理レベルに変換するレベル変換部と、ソース又はドレイ
ンのどちらか一方が出力端子に接続された電界効果トラ
ンジスタを含む出力バッファ回路において、上記レベル
変換部の出力を静電容量素子の一方の端子(アノード端
子)に接続し、他方の端子(カソード端子)をスイッチン
グ素子を介して上記電界効果トランジスタのゲートに接
続して出力バッファ回路を構成したものである。
【００４２】同じく、第２の本発明では、小振幅の入力
信号を所定の論理レベルに変換するレベル変換部と、ソ
ース又はドレインのどちらか一方が出力端子に接続され
た電界効果トランジスタを含む出力バッファ回路におい
て、動作前に上記電界効果トランジスタのゲートを予じ
め所定のレベルに設定するようにして出力バッファ回路
を構成したものである。
信号を所定の論理レベルに変換するレベル変換部と、ソ
ース又はドレインのどちらか一方が出力端子に接続され
た電界効果トランジスタを含む出力バッファ回路におい
て、動作前に上記電界効果トランジスタのゲートを予じ
め所定のレベルに設定するようにして出力バッファ回路
を構成したものである。
【００４３】同じく、第３の本発明では、微小振幅の入
力信号を所定の論理レベルに変換するレベル変換回路に
おいて、第１の入力信号に応動する第１のスイッチング
素子が第１のバイポーラトランジスタのコレクタとベー
ス間に接続され、第２の入力信号に応動する第２のスイ
ッチング素子が、カソードが接地されたダイオードのア
ノードと第１のバイポーラトランジスタのベース間に接
続され、第２の入力信号に応動する第３のスイッチング
素子が第１のバイポーラトランジスタのエミッタと接地
間に接続され、第１のバイポーラトランジスタのコレク
タが電源に接続されエミッタ電位を出力デジタル信号と
するレベル変換回路を含めて出力バッファ回路を構成し
たものである。
力信号を所定の論理レベルに変換するレベル変換回路に
おいて、第１の入力信号に応動する第１のスイッチング
素子が第１のバイポーラトランジスタのコレクタとベー
ス間に接続され、第２の入力信号に応動する第２のスイ
ッチング素子が、カソードが接地されたダイオードのア
ノードと第１のバイポーラトランジスタのベース間に接
続され、第２の入力信号に応動する第３のスイッチング
素子が第１のバイポーラトランジスタのエミッタと接地
間に接続され、第１のバイポーラトランジスタのコレク
タが電源に接続されエミッタ電位を出力デジタル信号と
するレベル変換回路を含めて出力バッファ回路を構成し
たものである。
【００４４】同じく、第４の本発明では、電源と第１の
ノードとの間に設けられ入力信号に応動する第１のスイ
ッチング素子と、第１のノードと接地間に設けられ入力
信号に応動する第２のスイッチング素子と、カソードが
接地された第１のダイオードからアノードが第１のノー
ドに接続された第ｉ(ｉは整数)のダイオードまでの複数
のダイオードからなる直列回路と、ベースが第１のノー
ドに接続されコレクタが電源に接続されたｊ個(ｊは２
以上の整数)のエミッタを有する第１のバイポーラトラ
ンジスタからなり、第１のバイポーラトランジスタのエ
ミッタを出力信号とするプリチャージ回路を含めて出力
バッファ回路を構成したものである。
ノードとの間に設けられ入力信号に応動する第１のスイ
ッチング素子と、第１のノードと接地間に設けられ入力
信号に応動する第２のスイッチング素子と、カソードが
接地された第１のダイオードからアノードが第１のノー
ドに接続された第ｉ(ｉは整数)のダイオードまでの複数
のダイオードからなる直列回路と、ベースが第１のノー
ドに接続されコレクタが電源に接続されたｊ個(ｊは２
以上の整数)のエミッタを有する第１のバイポーラトラ
ンジスタからなり、第１のバイポーラトランジスタのエ
ミッタを出力信号とするプリチャージ回路を含めて出力
バッファ回路を構成したものである。
【００４５】そこで、以上をまとめて説明すれば、本発
明においては、以下の何れかの手段を採用したものであ
る。
明においては、以下の何れかの手段を採用したものであ
る。
【００４６】Ａ．レベル変換部の出力を静電容量素子の
カソード端子に接続し、ソース又はドレインの何れか一
方が出力端子に接続された電界効果トランジスタのゲー
トに、スイッチング素子を介して上記容量素子のアノー
ド端子を接続した出力バッファ回路を採用する。
カソード端子に接続し、ソース又はドレインの何れか一
方が出力端子に接続された電界効果トランジスタのゲー
トに、スイッチング素子を介して上記容量素子のアノー
ド端子を接続した出力バッファ回路を採用する。
【００４７】Ｂ．動作前にソースまたはドレインの何れ
か一方が出力バッファの出力端子に接続された電界効果
トランジスタのゲートを、予じめ所定のレベルに設定す
るプリチャージ方式を採用する。
か一方が出力バッファの出力端子に接続された電界効果
トランジスタのゲートを、予じめ所定のレベルに設定す
るプリチャージ方式を採用する。
【００４８】Ｃ．第１の入力信号に応動する第１のスイ
ッチング素子が第１のバイポーラトランジスタのコレク
タとベース間に接続され、第２の入力信号に応動する第
２のスイッチング素子がカソードが接地されたダイオー
ドのアノードと第１のバイポーラトランジスタのベース
間に接続され、第２の入力信号に応動する第３のスイッ
チング素子が第１のバイポーラトランジスタのエミッタ
と接地間に接続され、第１のバイポーラトランジスタの
コレクタが電源に接続されエミッタ電位を出力デジタル
信号とするレベル変換回路を採用する。
ッチング素子が第１のバイポーラトランジスタのコレク
タとベース間に接続され、第２の入力信号に応動する第
２のスイッチング素子がカソードが接地されたダイオー
ドのアノードと第１のバイポーラトランジスタのベース
間に接続され、第２の入力信号に応動する第３のスイッ
チング素子が第１のバイポーラトランジスタのエミッタ
と接地間に接続され、第１のバイポーラトランジスタの
コレクタが電源に接続されエミッタ電位を出力デジタル
信号とするレベル変換回路を採用する。
【００４９】Ｄ．電源と第１のノードとの間に設けられ
入力信号に応動する第１のスイッチング素子と、第１の
ノードと接地間に設けられ入力信号に応動する第２のス
イッチング素子と、カソードが接地された第１のダイオ
ードからアノードが第１のノードに接続された第ｎ(ｎ
は２以上の整数)のダイオードまでの複数のダイオード
を直列に接続し、ベースが第１のノードに接続され、コ
レクタが電源に接続され、且つｍ(ｍは２以上の整数)個
のエミッタを有する第１のバイポーラトランジスタから
なり、第１のバイポーラトランジスタのエミッタを出力
信号とするプリチャージ回路を採用する。
入力信号に応動する第１のスイッチング素子と、第１の
ノードと接地間に設けられ入力信号に応動する第２のス
イッチング素子と、カソードが接地された第１のダイオ
ードからアノードが第１のノードに接続された第ｎ(ｎ
は２以上の整数)のダイオードまでの複数のダイオード
を直列に接続し、ベースが第１のノードに接続され、コ
レクタが電源に接続され、且つｍ(ｍは２以上の整数)個
のエミッタを有する第１のバイポーラトランジスタから
なり、第１のバイポーラトランジスタのエミッタを出力
信号とするプリチャージ回路を採用する。
【００５０】
【作用】手段Ａの方式では、レベル変換部の出力をブー
スト用容量のカソード端子に接続するため、図４に示し
た従来の出力バッファを構成する論理ゲートの段数が小
さくなり、遅延時間を低減することが出来る。
スト用容量のカソード端子に接続するため、図４に示し
た従来の出力バッファを構成する論理ゲートの段数が小
さくなり、遅延時間を低減することが出来る。
【００５１】次に、手段Ｂの方式では、電界効果トラン
ジスタのゲートを予じめ所定のレベルにプリチャージす
るため、低電源電圧時におけるブーストレベルの低下を
防ぐことができる。図７の説明では、待機時でのゲート
容量ＣGは無電荷であるという仮定であったが、手段Ｂ
の方式により、この容量ＣGを予じめプリチャージした
場合について、以下に説明する。
ジスタのゲートを予じめ所定のレベルにプリチャージす
るため、低電源電圧時におけるブーストレベルの低下を
防ぐことができる。図７の説明では、待機時でのゲート
容量ＣGは無電荷であるという仮定であったが、手段Ｂ
の方式により、この容量ＣGを予じめプリチャージした
場合について、以下に説明する。
【００５２】図７Ａにおいて、待機時のノードＦのプリ
チャージ電位をＶPとすると、上記の(5)式は、電荷保存
則より次の(7)式となる。 ＶCC×ＣB＋ＶP×ＣG＝(ＶB−ＶCC)×ＣB＋ＶB×ＣG ……(7) ここで、(ＶP×ＣG)が容量ＣGに蓄えられる電荷量であ
り、これより、 ＶB＝(ＶCC×２ＣB＋ＶP×ＣG)／(ＣB＋ＣG) ……(8) となり、(6)式で表したブースト電位ＶBより大きな値と
なることが判る。
チャージ電位をＶPとすると、上記の(5)式は、電荷保存
則より次の(7)式となる。 ＶCC×ＣB＋ＶP×ＣG＝(ＶB−ＶCC)×ＣB＋ＶB×ＣG ……(7) ここで、(ＶP×ＣG)が容量ＣGに蓄えられる電荷量であ
り、これより、 ＶB＝(ＶCC×２ＣB＋ＶP×ＣG)／(ＣB＋ＣG) ……(8) となり、(6)式で表したブースト電位ＶBより大きな値と
なることが判る。
【００５３】従って、動作前に予じめ出力ｎＭＯＳ Ｔ
ｒ．を弱い“ＯＮ”状態となるまでゲートをプリチャー
ジすることにより、ブースト電位を高めることができ、
これによって、出力ｎＭＯＳ Ｔｒ．のコンダクタンス
の減少に伴う遅延の増加を防ぐことが可能となる。
ｒ．を弱い“ＯＮ”状態となるまでゲートをプリチャー
ジすることにより、ブースト電位を高めることができ、
これによって、出力ｎＭＯＳ Ｔｒ．のコンダクタンス
の減少に伴う遅延の増加を防ぐことが可能となる。
【００５４】また、手段Ｃの方式では、レベル変換回路
の出力トランジスタとしてＢｉｐ．Ｔｒ．を使用してい
るので、図３に示した従来のレベル変換回路より電流駆
動能力を高めることが出来る。
の出力トランジスタとしてＢｉｐ．Ｔｒ．を使用してい
るので、図３に示した従来のレベル変換回路より電流駆
動能力を高めることが出来る。
【００５５】最後に、手段Ｄの方式では、Ｂｉｐ．Ｔ
ｒ．のコレクタ電流をプリチャージ電流とするため、高
速にプリチャージを行なうことが出来る。
ｒ．のコレクタ電流をプリチャージ電流とするため、高
速にプリチャージを行なうことが出来る。
【００５６】
【実施例】以下、本発明について、図示の実施例により
詳細に説明する。図１は、本発明の一実施例の要部であ
る出力バッファ回路を示したもので、この実施例による
出力バッファ回路は、ＥＣＬ−ＴＴＬレベル変換部Ｄ１
１〜Ｄ１４及びＤ２１〜Ｄ２４と、トランスファーゲー
ト制御用インバータ回路Ｉ１〜Ｉ８、プルダウン側駆動
用インバータ回路Ｉ９〜Ｉ１４、ブースト用の容量ＣA
〜ＣD、プリチャージ回路ＭＰ１〜ＭＰ８及びＰ１、そ
して出力トランジスタＭＮ１〜ＭＮ６とで構成されてい
る。
詳細に説明する。図１は、本発明の一実施例の要部であ
る出力バッファ回路を示したもので、この実施例による
出力バッファ回路は、ＥＣＬ−ＴＴＬレベル変換部Ｄ１
１〜Ｄ１４及びＤ２１〜Ｄ２４と、トランスファーゲー
ト制御用インバータ回路Ｉ１〜Ｉ８、プルダウン側駆動
用インバータ回路Ｉ９〜Ｉ１４、ブースト用の容量ＣA
〜ＣD、プリチャージ回路ＭＰ１〜ＭＰ８及びＰ１、そ
して出力トランジスタＭＮ１〜ＭＮ６とで構成されてい
る。
【００５７】この実施例による出力バッファ回路は、そ
のふるまいから、出力プルアップ用回路部Ｕと出力プル
ダウン用回路部Ｄの２個の部分に大きく分割できる。と
ころで、このような回路では、半導体集積回路化される
のが通例であり、このようなときには、リードフレーム
等に存在するインダクタンスの磁気誘導効果によるノイ
ズ電圧発生を抑えるため、出力電流の時間変化率 di／d
t を小さくしなければならない。
のふるまいから、出力プルアップ用回路部Ｕと出力プル
ダウン用回路部Ｄの２個の部分に大きく分割できる。と
ころで、このような回路では、半導体集積回路化される
のが通例であり、このようなときには、リードフレーム
等に存在するインダクタンスの磁気誘導効果によるノイ
ズ電圧発生を抑えるため、出力電流の時間変化率 di／d
t を小さくしなければならない。
【００５８】そのため、この実施例では、出力トランジ
スタをプルアップ側及びプルダウン側でそれぞれ３個ず
つ設け、プルアップ用回路部をさらにＵ１〜Ｕ３に分
け、出力トランジスタの駆動タイミングをずらして出力
電流の時間変化率di/dtを小さくする工夫を施してい
る。なお、ノイズ電圧低減のためのこのような技術は周
知なので、ここでは説明を省略する。
スタをプルアップ側及びプルダウン側でそれぞれ３個ず
つ設け、プルアップ用回路部をさらにＵ１〜Ｕ３に分
け、出力トランジスタの駆動タイミングをずらして出力
電流の時間変化率di/dtを小さくする工夫を施してい
る。なお、ノイズ電圧低減のためのこのような技術は周
知なので、ここでは説明を省略する。
【００５９】プルアップ用回路部Ｕ１〜Ｕ３は、Ｕ１、
Ｕ２、Ｕ３の順で動作し、回路構成は、インバータの挿
入数が異なるだけで、そのふるまいは同じであるから、
以下では、Ｕ１の動作についてだけ説明する。
Ｕ２、Ｕ３の順で動作し、回路構成は、インバータの挿
入数が異なるだけで、そのふるまいは同じであるから、
以下では、Ｕ１の動作についてだけ説明する。
【００６０】まず、レベル変換回路Ｄ１１〜Ｄ１４と、
ブースト用容量ＣA、トランスファーゲート制御回路Ｉ
１、プリチャージ回路ＭＰ１、ＭＰ２及びＰ１、出力ト
ランジスタＭＮ１からなる構成は、後で図２により説明
する本発明の一実施例による出力バッファ回路で、所定
の動作手順によって出力トランジスタＭＮ１のゲート電
位がブーストされ、高速で出力トランジスタが駆動され
る。
ブースト用容量ＣA、トランスファーゲート制御回路Ｉ
１、プリチャージ回路ＭＰ１、ＭＰ２及びＰ１、出力ト
ランジスタＭＮ１からなる構成は、後で図２により説明
する本発明の一実施例による出力バッファ回路で、所定
の動作手順によって出力トランジスタＭＮ１のゲート電
位がブーストされ、高速で出力トランジスタが駆動され
る。
【００６１】プリチャージ回路Ｐ１は、後で図１３によ
り説明する本発明の一実施例によるプリチャージ回路
で、３個の出力トランジスタＭＮ１〜ＭＮ３のゲートＡ
２、Ｂ２、Ｃ２を予じめプリチャージする働きをする。
り説明する本発明の一実施例によるプリチャージ回路
で、３個の出力トランジスタＭＮ１〜ＭＮ３のゲートＡ
２、Ｂ２、Ｃ２を予じめプリチャージする働きをする。
【００６２】レベル変換回路は、これも後で図１０によ
り説明する本発明の一実施例によるＢｉｐ．Ｔｒ．を使
用した高速、高駆動能力レベル変換回路であり、プルア
ップ用及びプルダウン用にそれぞれ設けられている。
り説明する本発明の一実施例によるＢｉｐ．Ｔｒ．を使
用した高速、高駆動能力レベル変換回路であり、プルア
ップ用及びプルダウン用にそれぞれ設けられている。
【００６３】そして、この図１の実施例では、１個の選
択されたメモリマトリクスから４データが読出されると
いうビット構成になっているため、４対の相補信号がア
ンプ回路から出力される。そこで、これにより、Ｄ１１
〜Ｄ１４及びＤ２１〜Ｄ２４の各４個のレベル変換回路
が併設され、アドレス信号によって４個の中から１個が
選択され、活性化されるようになっている。
択されたメモリマトリクスから４データが読出されると
いうビット構成になっているため、４対の相補信号がア
ンプ回路から出力される。そこで、これにより、Ｄ１１
〜Ｄ１４及びＤ２１〜Ｄ２４の各４個のレベル変換回路
が併設され、アドレス信号によって４個の中から１個が
選択され、活性化されるようになっている。
【００６４】図２は、本発明による出力バッファ回路の
一実施例の論理構成を表わしたもので、既に説明したよ
うに、図４に示す従来の出力バッファ回路では、入力か
ら出力までの論理段数は計７段であったのに対して、図
２の本発明による出力バッファ回路では、レベル変換回
路部で１段、ブースト用容量で１段、出力トランジスタ
で１段の、計３段の論理構成で済む。
一実施例の論理構成を表わしたもので、既に説明したよ
うに、図４に示す従来の出力バッファ回路では、入力か
ら出力までの論理段数は計７段であったのに対して、図
２の本発明による出力バッファ回路では、レベル変換回
路部で１段、ブースト用容量で１段、出力トランジスタ
で１段の、計３段の論理構成で済む。
【００６５】さらに、図９に示すように論理回路部Ｌ２
と容量Ｃ２を付加し、予じめブースト用容量Ｃ１のアノ
ード電位をブーストしてやるようになっており、これに
よって、出力ｎＭＯＳ Ｔｒ．のゲート電位を高くで
き、より高速化を図ることが出来る。
と容量Ｃ２を付加し、予じめブースト用容量Ｃ１のアノ
ード電位をブーストしてやるようになっており、これに
よって、出力ｎＭＯＳ Ｔｒ．のゲート電位を高くで
き、より高速化を図ることが出来る。
【００６６】次に、図１０により本発明によるレベル変
換回路について説明する。まず、図１０Ａは、本発明の
動作原理図で、入力１と入力２にはアンプ回路からのＥ
ＣＬ振幅の相補信号が入力し、出力にはＴＴＬ振幅信号
が出力される。スイッチング素子ＳＷ．１、ＳＷ．２、
ＳＷ．３は入力信号１と入力信号２に応動し、まず、待
機時では、ＳＷ．１は“ＯＦＦ”状態、ＳＷ．２及びＳ
Ｗ．３は“ＯＮ”状態となる。ここで、ＳＷ．２と接地
間にダイオードＤ１が設けてあるため、Ｂｉｐ．Ｔｒ．
のベース電位はベース、エミッタ間電圧ＶBEとなる。
換回路について説明する。まず、図１０Ａは、本発明の
動作原理図で、入力１と入力２にはアンプ回路からのＥ
ＣＬ振幅の相補信号が入力し、出力にはＴＴＬ振幅信号
が出力される。スイッチング素子ＳＷ．１、ＳＷ．２、
ＳＷ．３は入力信号１と入力信号２に応動し、まず、待
機時では、ＳＷ．１は“ＯＦＦ”状態、ＳＷ．２及びＳ
Ｗ．３は“ＯＮ”状態となる。ここで、ＳＷ．２と接地
間にダイオードＤ１が設けてあるため、Ｂｉｐ．Ｔｒ．
のベース電位はベース、エミッタ間電圧ＶBEとなる。
【００６７】次に、動作時では、ＳＷ．１は“ＯＮ”状
態、ＳＷ．２及びＳＷ．３は“ＯＦＦ”状態となり、こ
の結果、Ｂｉｐ．Ｔｒ．Ｑ１のベースに電流が流れ込む
が、このとき、ベース電位は、待機時に既にＶBE電位と
なっているため、Ｂｉｐ．Ｔｒ．Ｑ１は瞬時に活性状態
となり、直ちにコレクタ電流を流し始める。
態、ＳＷ．２及びＳＷ．３は“ＯＦＦ”状態となり、こ
の結果、Ｂｉｐ．Ｔｒ．Ｑ１のベースに電流が流れ込む
が、このとき、ベース電位は、待機時に既にＶBE電位と
なっているため、Ｂｉｐ．Ｔｒ．Ｑ１は瞬時に活性状態
となり、直ちにコレクタ電流を流し始める。
【００６８】次に、図１０Ｂは、本発明によるレベル変
換回路を具体的に表わした一実施例の回路図で、図中Ｍ
Ｐ１はＳＷ．１に相当し、ＭＮ１、ＭＮ２はＳＷ．２及
びＳＷ．３に相当する。待機時、入力１、入力２は共に
“Ｈigh”レベルで、ＭＰ１は“ＯＦＦ”状態に、そし
てＭＮ１、ＭＮ２は“ＯＮ”状態となり、これにより、
Ｂｉｐ．Ｔｒ．Ｑ１のベース電位はＶBEの待機電位とな
り、出力は“Ｌow”レベルとなる。
換回路を具体的に表わした一実施例の回路図で、図中Ｍ
Ｐ１はＳＷ．１に相当し、ＭＮ１、ＭＮ２はＳＷ．２及
びＳＷ．３に相当する。待機時、入力１、入力２は共に
“Ｈigh”レベルで、ＭＰ１は“ＯＦＦ”状態に、そし
てＭＮ１、ＭＮ２は“ＯＮ”状態となり、これにより、
Ｂｉｐ．Ｔｒ．Ｑ１のベース電位はＶBEの待機電位とな
り、出力は“Ｌow”レベルとなる。
【００６９】次に、待機状態から動作状態への遷移にお
いては、まず、入力２が“Ｈigh”レベルから“Ｌow”
レベルとなる。これは、待機状態から動作状態へ移行す
るまでの間、アンプ回路をオフセット動作させ、これに
よりアンプ回路内での誤動作を防止するためである。こ
の後、完全な実動作状態となり、入力１が“Ｈigh”レ
ベルから“Ｌow”レベルになったときＭＰ１が“ＯＮ”
状態となり、Ｂｉｐ．Ｔｒ．Ｑ１は活性化状態となる。
いては、まず、入力２が“Ｈigh”レベルから“Ｌow”
レベルとなる。これは、待機状態から動作状態へ移行す
るまでの間、アンプ回路をオフセット動作させ、これに
よりアンプ回路内での誤動作を防止するためである。こ
の後、完全な実動作状態となり、入力１が“Ｈigh”レ
ベルから“Ｌow”レベルになったときＭＰ１が“ＯＮ”
状態となり、Ｂｉｐ．Ｔｒ．Ｑ１は活性化状態となる。
【００７０】一般に、ＣＭＯＳゲートとＢｉＣＭＯＳゲ
ートでは、図１１に示すように、負荷容量値が大きい領
域では、ＢｉＣＭＯＳゲートの方が遅延が少ない。従っ
て、この本発明によるＢｉｐ．Ｔｒ．を使用したレベル
変換回路は、従来のカレントスイッチ型レベル変換回路
に比べ、遅延時間が小さくて済む。
ートでは、図１１に示すように、負荷容量値が大きい領
域では、ＢｉＣＭＯＳゲートの方が遅延が少ない。従っ
て、この本発明によるＢｉｐ．Ｔｒ．を使用したレベル
変換回路は、従来のカレントスイッチ型レベル変換回路
に比べ、遅延時間が小さくて済む。
【００７１】さらに、本発明によるプリチャージ回路の
一実施例について説明するのであるが、その前に、ま
ず、従来のプリチャージ回路について、図１２Ａにより
説明する。いま、ＳＷ．１が“ＯＮ”状態となったとす
ると、電源から接地方向へ電流が流れ、Ｂｉｐ．Ｔｒ．
Ｑ１のベース、エミッタ間電圧ＶBEと抵抗素子Ｒ１及び
Ｒ２の抵抗分割によってプリチャージ電位が発生する。
一実施例について説明するのであるが、その前に、ま
ず、従来のプリチャージ回路について、図１２Ａにより
説明する。いま、ＳＷ．１が“ＯＮ”状態となったとす
ると、電源から接地方向へ電流が流れ、Ｂｉｐ．Ｔｒ．
Ｑ１のベース、エミッタ間電圧ＶBEと抵抗素子Ｒ１及び
Ｒ２の抵抗分割によってプリチャージ電位が発生する。
【００７２】しかしながら、この従来例では、出力端に
出力バッファの出力ＭＯＳ Ｔｒ．のような大きなゲー
ト容量を接続したような場合、プリチャージ電流はＳ
Ｗ．１のＯＮ抵抗値によって決定されるので、プリチャ
ージ電流は小さく、高速にプリチャージすることは出来
ない。
出力バッファの出力ＭＯＳ Ｔｒ．のような大きなゲー
ト容量を接続したような場合、プリチャージ電流はＳ
Ｗ．１のＯＮ抵抗値によって決定されるので、プリチャ
ージ電流は小さく、高速にプリチャージすることは出来
ない。
【００７３】これに対し、図１３に示した本発明による
プリチャージ回路の一実施例では、プリチャージ動作時
は、ＳＷ．１が“ＯＮ”状態で、ＳＷ．２は“ＯＦＦ”
状態となるので、Ｂｉｐ．Ｔｒ．のベースへ電流が注入
される。これによって、増幅されたコレクタ電流が出力
より流れ出るので、高速にプリチャージを完了すること
が出来る。
プリチャージ回路の一実施例では、プリチャージ動作時
は、ＳＷ．１が“ＯＮ”状態で、ＳＷ．２は“ＯＦＦ”
状態となるので、Ｂｉｐ．Ｔｒ．のベースへ電流が注入
される。これによって、増幅されたコレクタ電流が出力
より流れ出るので、高速にプリチャージを完了すること
が出来る。
【００７４】なお、この本発明によるプリチャージ回路
の一実施例では、プリチャージ電位をＤ１からＤｉ(ｉ
は２以上の整数)までのダイオードの直列回路によって
発生するように構成しているが、図１２Ａの従来例のよ
うに、Ｂｉｐ．Ｔｒ．と抵抗分割によって得るようにし
てもよく、これによっても同じ効果が得られる。
の一実施例では、プリチャージ電位をＤ１からＤｉ(ｉ
は２以上の整数)までのダイオードの直列回路によって
発生するように構成しているが、図１２Ａの従来例のよ
うに、Ｂｉｐ．Ｔｒ．と抵抗分割によって得るようにし
てもよく、これによっても同じ効果が得られる。
【００７５】さらに、この図１３に示した本発明のプリ
チャージ回路では、出力トランジスタＱ１として、ｊ
(ｊは２以上の整数)個のエミッタを有するマルチエミッ
タＢｉｐ．Ｔｒ．を使用しており、この結果、プリチャ
ージノードが複数個必要な場合でも１個のトランジスタ
で済み、本発明を半導体集積回路化したときでの占有面
積を小さくするのに有効である。
チャージ回路では、出力トランジスタＱ１として、ｊ
(ｊは２以上の整数)個のエミッタを有するマルチエミッ
タＢｉｐ．Ｔｒ．を使用しており、この結果、プリチャ
ージノードが複数個必要な場合でも１個のトランジスタ
で済み、本発明を半導体集積回路化したときでの占有面
積を小さくするのに有効である。
【００７６】なお、本実施例では、Ｉ１〜Ｉ３、Ｉ７〜
Ｉ１０はＢｉＣＭＯＳインバータとしているが、ＣＭＯ
Ｓインバータで構成することも可能である。
Ｉ１０はＢｉＣＭＯＳインバータとしているが、ＣＭＯ
Ｓインバータで構成することも可能である。
【００７７】さらに、本発明を半導体集積回路化したと
きには、ブースト用容量ＣA〜ＣDを半導体基板による溝
堀型構造とすることによって、占有面積を低減すること
が出来る。
きには、ブースト用容量ＣA〜ＣDを半導体基板による溝
堀型構造とすることによって、占有面積を低減すること
が出来る。
【００７８】ところで、図１の実施例では、本発明によ
る出力バッファ回路で使用するブースト用容量ＣA〜ＣD
のアノード端子Ａ１、Ｂ１、Ｃ１、Ｄ１(なお、これら
の端子Ａ１、Ｂ１、Ｃ１、Ｄ１は、図中では丸付きで記
載されている)はＶCCプリチャージとなっているが、ト
ランスファーゲートＭＰ２、ＭＰ４、ＭＰ６、ＭＰ８の
しきい値電圧Ｖthを通常の値(−０．５Ｖ〜−０．８Ｖ)
よりも小さくしてやれば、プリチャージ電位をより高く
することが出来、その結果、ブースト電位を更に高める
ことができる。
る出力バッファ回路で使用するブースト用容量ＣA〜ＣD
のアノード端子Ａ１、Ｂ１、Ｃ１、Ｄ１(なお、これら
の端子Ａ１、Ｂ１、Ｃ１、Ｄ１は、図中では丸付きで記
載されている)はＶCCプリチャージとなっているが、ト
ランスファーゲートＭＰ２、ＭＰ４、ＭＰ６、ＭＰ８の
しきい値電圧Ｖthを通常の値(−０．５Ｖ〜−０．８Ｖ)
よりも小さくしてやれば、プリチャージ電位をより高く
することが出来、その結果、ブースト電位を更に高める
ことができる。
【００７９】なお、本発明は、以上の実施例に限ること
はなく、出力トランジスタとしてｐＭＯＳ Ｔｒ．を使
用し、上記実施例とは逆の動作方式のマイナス電位方向
へのブーストを行なうようにして実施することも可能で
ある。
はなく、出力トランジスタとしてｐＭＯＳ Ｔｒ．を使
用し、上記実施例とは逆の動作方式のマイナス電位方向
へのブーストを行なうようにして実施することも可能で
ある。
【００８０】また、本発明による出力バッファ回路やレ
ベル変換回路、それにプリチャージ回路は、図５で説明
したＤＲＡＭに限らず、ＳＲＡＭや、その他の任意の半
導体記憶装置に適用可能なことはいうまでもない。
ベル変換回路、それにプリチャージ回路は、図５で説明
したＤＲＡＭに限らず、ＳＲＡＭや、その他の任意の半
導体記憶装置に適用可能なことはいうまでもない。
【００８１】
【発明の効果】本発明によれば、出力バッファ回路のレ
ベル変換回路にバイポーラトランジスタを使用して高出
力駆動能力化を図り、これにによって論理段数の低減を
可能にし、出力電界効果トランジスタのゲートを予じめ
プリチャージすることにより、低電源電圧化への移行に
対しても、充分な高速化を可能にするので、半導体記憶
装置の高速化を充分に得ることができる。
ベル変換回路にバイポーラトランジスタを使用して高出
力駆動能力化を図り、これにによって論理段数の低減を
可能にし、出力電界効果トランジスタのゲートを予じめ
プリチャージすることにより、低電源電圧化への移行に
対しても、充分な高速化を可能にするので、半導体記憶
装置の高速化を充分に得ることができる。
【図１】本発明の一実施例の要部である出力バッファ回
路を示す回路図である。
路を示す回路図である。
【図２】本発明の一実施例による出力バッファ回路の基
本構成を示す回路図である。
本構成を示す回路図である。
【図３】ＤＲＡＭの出力バッファ回路におけるレベル変
換回路の従来例を示す回路図である。
換回路の従来例を示す回路図である。
【図４】ＤＲＡＭの出力バッファ回路の従来例を示す回
路図である。
路図である。
【図５】ＤＲＡＭの一般的な回路構成を示すブロック図
である。
である。
【図６】ＤＲＡＭにおける出力トランジスタ回路の従来
例を示す説明図である。
例を示す説明図である。
【図７】一般的なブースト方式の原理を示す説明図であ
る。
る。
【図８】ブースト方式を用いた出力バッファ回路の従来
例を示す回路図である。
例を示す回路図である。
【図９】本発明によるブースト方式を用いた出力バッフ
ァ回路の基本構成を示す回路図である。
ァ回路の基本構成を示す回路図である。
【図１０】本発明によるレベル変換回路の一実施例を示
す回路図である。
す回路図である。
【図１１】ＤＲＡＭの出力負荷容量と遅延時間との関係
を示す特性図である。
を示す特性図である。
【図１２】プリチャージ回路の従来例を示す基本構成図
である。
である。
【図１３】本発明によるプリチャージ回路の一実施例を
示す回路図である。
示す回路図である。
１０ 入力バッファ １１ 行デコーダ回路 １２ 列デコーダ回路 １３ アンプ回路 １４ 出力バッファ回路 １５ メモリセルアレイ
【手続補正書】
【提出日】平成４年１２月１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
Claims (14)
- 【請求項１】 微小振幅の入力信号を所定の論理レベル
に変換しバイポーラトランジスタのエミッタ電位を出力
デジタル信号とするレベル変換部と、ソース又はドレイ
ンの何れかか一方が出力端子に接続された電界効果トラ
ンジスタを含む出力バッファ回路において、上記レベル
変換部の出力にカソード端子が接続された静電容量素子
と、この静電容量素子のアノード端子と上記電界効果ト
ランジスタのゲートとの間に接続されたスイッチング素
子とを設けたことを特徴とする出力バッファ回路。 - 【請求項２】 微小振幅の入力信号を所定の論理レベル
に変換しバイポーラトランジスタのエミッタ電位を出力
デジタル信号とするレベル変換部と、ソース又はドレイ
ンの何れか一方が出力端子に接続された電界効果トラン
ジスタを含む出力バッファ回路において、動作前に上記
電界効果トランジスタのゲートを予じめ所定のレベルに
設定する手段を設けたことを特徴とする出力バッファ回
路。 - 【請求項３】 微小振幅の入力信号を所定の論理レベル
に変換しバイポーラトランジスタのエミッタ電位を出力
デジタル信号とするレベル変換部と、ソース又はドレイ
ンの何れか一方が出力端子に接続された電界効果トラン
ジスタを含む出力バッファ回路において、動作前に上記
電界効果トランジスタのゲートを予じめ上記電界効果ト
ランジスタが弱い活性状態となるゲートレベルに設定す
る手段を設けたことを特徴とする出力バッファ回路。 - 【請求項４】 微小振幅の入力信号を所定の論理レベル
に変換しバイポーラトランジスタのエミッタ電位を出力
デジタル信号とするレベル変換部と、ソース又はドレイ
ンの何れか一方が出力端子に接続された電界効果トラン
ジスタを含む出力バッファ回路において、動作前に上記
電界効果トランジスタのゲートを予じめ所定のレベルに
設定する手段と、上記レベル変換部の出力にカソード端
子が接続された静電容量素子と、この静電容量素子のア
ノード端子をスイッチング素子を介して上記電界効果ト
ランジスタのゲートに接続する手段とを設けたことを特
徴とする出力バッファ回路。 - 【請求項５】 微小振幅の入力信号を所定の論理レベル
に変換するレベル変換回路において、コレクタが電源に
接続されたバイポーラトランジスタと、このバイポーラ
トランジスタのコレクタとベース間に接続され第１の入
力信号に応動する第１のスイッチング素子と、カソード
が接地されたダイオードのアノードと上記ダイポーラト
ランジスタのベース間に接続され第２の入力信号に応動
する第２のスイッチング素子と、上記バイポーラトラン
ジスタのエミッタと接地間に接続され第２の入力信号に
応動する第３のスイッチング素子とを設け、上記バイポ
ーラトランジスタのエミッタ電位を出力デジタル信号と
するように構成したことを特徴とするレベル変換回路。 - 【請求項６】 請求項１乃至４の発明において、上記出
力バッファ回路における微小振幅の入力信号を所定の論
理レベルに変換する手段として、請求項５に記載のレベ
ル変換回路を備えていることを特徴とする出力バッファ
回路。 - 【請求項７】 請求項６の発明において、上記レベル変
換回路にアドレス信号からの選択機能が付加されている
ことを特徴とする出力バッファ回路。 - 【請求項８】特定のノードを予じめ所定のレベルに設定
するプリチャージ回路において、電源と第１のノードと
の間に設けられ入力信号に応動する第１のスイッチング
素子と、上記第１のノードと接地間に設けられ入力信号
に応動する第２のスイッチング素子と、カソードが接地
された第１のダイオードからアノードが上記第１のノー
ドに接続された第ｉ(ｉは２以上の整数)のダイオードま
での複数のダイオードからなる直列回路と、ベースが第
１のノードに接続されコレクタが電源に接続されｊ(ｊ
は２以上の整数)個のエミッタを有する第１のバイポー
ラトランジスタとを備え、この第１のバイポーラトラン
ジスタのエミッタから出力信号を出力するように構成し
たことを特徴とするプリチャージ回路。 - 【請求項９】 請求項２の発明において、動作前に上記
電界効果トランジスタのゲートを予じめ所定のレベルに
設定する手段として、請求項８に記載のプリチャージ回
路が設けられていることを特徴とする出力バッファ回
路。 - 【請求項１０】 微小振幅の入力信号を所定の論理レベ
ルに変換しバイポーラトランジスタのエミッタ電位を出
力デジタル信号とするレベル変換部と、ソース又はドレ
インの何れか一方が出力端子に接続された電界効果トラ
ンジスタを含む出力バッファ回路において、上記レベル
変換部の出力にカソード端子が接続された第１の静電容
量素子と、この静電容量素子のアノード端子と上記電界
効果トランジスタのゲートとの間に接続されたスイッチ
ング素子と、論理ゲート回路の出力にカソード端子が接
続された第２の静電容量素子とを設け、この第２の静電
容量素子のアノード端子を上記第１の容量のアノード端
子に接続するように構成したことを特徴とする出力バッ
ファ回路。 - 【請求項１１】 請求項１０の発明において、動作前に
上記電界効果トランジスタのゲートを予じめ所定のレベ
ルに設定する手段が設けられていることを特徴とする出
力バッファ回路。 - 【請求項１２】 請求項１の発明において、微小振幅の
入力信号を所定の論理レベルに変換しバイポーラトラン
ジスタのエミッタ電位を出力デジタル信号とするレベル
変換部とソースまたはドレインのどちらか一方が出力端
子に接続された電界効果トランジスタを含み、レベル変
換部の出力を容量のカソード端子に接続し、アノード端
子をスイッチング素子を介して上記電界効果トランジス
タのゲートに接続する出力バッファ回路において、上記
静電容量素子のアノード端子を基板電位にし、上記スイ
ッチング素子を、しきい値電圧が小さいｐチャネルＭＯ
Ｓトランジスタで構成したことを特徴とする出力バッフ
ァ回路。 - 【請求項１３】 請求項１又は請求項４、或いは請求項
１０の発明の何れかにおいて、上記静電容量素子が半導
体基板の溝堀構造により構成されていることを特徴とす
る出力バッファ回路。 - 【請求項１４】 アンプ回路からの微小振幅信号をトラ
ンジスタレベルまで増幅し、Ｉ／Ｏピンへ出力する手段
として、請求項１乃至４、それに請求項１０乃至１３の
何れかに記載の出力バッファ回路を用いたことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062328A JPH05266665A (ja) | 1992-03-18 | 1992-03-18 | 出力バッファ回路及びレベル変換回路並びにプリチャージ回路それに半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062328A JPH05266665A (ja) | 1992-03-18 | 1992-03-18 | 出力バッファ回路及びレベル変換回路並びにプリチャージ回路それに半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05266665A true JPH05266665A (ja) | 1993-10-15 |
Family
ID=13196964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062328A Pending JPH05266665A (ja) | 1992-03-18 | 1992-03-18 | 出力バッファ回路及びレベル変換回路並びにプリチャージ回路それに半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05266665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH097374A (ja) * | 1995-06-17 | 1997-01-10 | Samsung Electron Co Ltd | 半導体メモリ装置のデータ出力バッファ |
-
1992
- 1992-03-18 JP JP4062328A patent/JPH05266665A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH097374A (ja) * | 1995-06-17 | 1997-01-10 | Samsung Electron Co Ltd | 半導体メモリ装置のデータ出力バッファ |
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