JPH05267662A - 相補型薄膜半導体装置およびそれを用いた画像情報処理装置 - Google Patents
相補型薄膜半導体装置およびそれを用いた画像情報処理装置Info
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- JPH05267662A JPH05267662A JP4063207A JP6320792A JPH05267662A JP H05267662 A JPH05267662 A JP H05267662A JP 4063207 A JP4063207 A JP 4063207A JP 6320792 A JP6320792 A JP 6320792A JP H05267662 A JPH05267662 A JP H05267662A
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Abstract
(57)【要約】
【目的】製造工程を増加させることなく、相補型回路を
絶縁基板上に形成する。 【構成】Ｎチャネル型の逆スタガＴＦＴの半導体膜の膜
厚とＰチャネル型の逆スタガＴＦＴの半導体膜の膜厚を
異ならせた構造を有する半導体装置。 【効果】工程数を増加させずに、高速回路を基板上に内
蔵した画像処理装置を提供できる。
絶縁基板上に形成する。 【構成】Ｎチャネル型の逆スタガＴＦＴの半導体膜の膜
厚とＰチャネル型の逆スタガＴＦＴの半導体膜の膜厚を
異ならせた構造を有する半導体装置。 【効果】工程数を増加させずに、高速回路を基板上に内
蔵した画像処理装置を提供できる。
Description
【０００１】
【産業上の利用分野】本発明は相補型薄膜半導体装置に
係り、特に画像表示装置や画像読み取り装置等に用いら
れる薄膜半導体装置の構造に関する。
係り、特に画像表示装置や画像読み取り装置等に用いら
れる薄膜半導体装置の構造に関する。
【０００２】
【従来の技術】液晶表示装置などに用いられる薄膜トラ
ンジスタ（ＴＦＴ）としては、例えば、ガラス等の絶縁
基板にアモルファスシリコン（ａ−Ｓｉ）ＴＦＴや多結
晶シリコン(ｐ−Ｓｉ)ＴＦＴが形成されており、例え
ば、アクティブマトリクス駆動の液晶ディスプレイ（Ｌ
ＣＤ）では、これらを液晶を駆動する画像表示領域の半
導体素子（画素ＴＦＴ）として用いている。
ンジスタ（ＴＦＴ）としては、例えば、ガラス等の絶縁
基板にアモルファスシリコン（ａ−Ｓｉ）ＴＦＴや多結
晶シリコン(ｐ−Ｓｉ)ＴＦＴが形成されており、例え
ば、アクティブマトリクス駆動の液晶ディスプレイ（Ｌ
ＣＤ）では、これらを液晶を駆動する画像表示領域の半
導体素子（画素ＴＦＴ）として用いている。
【０００３】また、これらの画素ＴＦＴを駆動する駆動
回路をこれらのＴＦＴを用いて同一基板上に内蔵し、結
果的に表示装置の価格や外部との接続線数を低減するこ
とが試みられている。基板上に形成される駆動回路（内
蔵駆動回路）は回路構成上、次の２つの方式が用いられ
ている。第１は、ＴＦＴのチャネル半導体層を特に意識
して不純物を添加しない層，電流を取り出す、ソース，
ドレインの電極端子と前記チャネル半導体層の接触領域
の半導体層にリンやアンチモンを添加しＮ型の半導体層
として構成する、Ｎチャネル型のＴＦＴで構成される回
路形式（Ｎ型回路）、第２は一方のＴＦＴをＮチャネル
型とし、他方のＴＦＴのソース，ドレイン半導体領域に
ボロン等を不純物を添加しＰチャネル型として、これら
の相補的な２種類のＴＦＴで構成される（Ｃ型回路）が
ある。これらは、もちろん、集積回路（ＩＣ）の分野で
は、ＮＭＯＳ，ＣＭＯＳ回路と呼ばれているが、ＴＦＴ
の分野ではゲート絶縁膜として酸化膜を用いられない場
合があるので、上記の名称を以下で用いる。
回路をこれらのＴＦＴを用いて同一基板上に内蔵し、結
果的に表示装置の価格や外部との接続線数を低減するこ
とが試みられている。基板上に形成される駆動回路（内
蔵駆動回路）は回路構成上、次の２つの方式が用いられ
ている。第１は、ＴＦＴのチャネル半導体層を特に意識
して不純物を添加しない層，電流を取り出す、ソース，
ドレインの電極端子と前記チャネル半導体層の接触領域
の半導体層にリンやアンチモンを添加しＮ型の半導体層
として構成する、Ｎチャネル型のＴＦＴで構成される回
路形式（Ｎ型回路）、第２は一方のＴＦＴをＮチャネル
型とし、他方のＴＦＴのソース，ドレイン半導体領域に
ボロン等を不純物を添加しＰチャネル型として、これら
の相補的な２種類のＴＦＴで構成される（Ｃ型回路）が
ある。これらは、もちろん、集積回路（ＩＣ）の分野で
は、ＮＭＯＳ，ＣＭＯＳ回路と呼ばれているが、ＴＦＴ
の分野ではゲート絶縁膜として酸化膜を用いられない場
合があるので、上記の名称を以下で用いる。
【０００４】ＩＣ分野の知見を用いるまでも無く、回路
の性能としてはＣ型回路の方が優れており、高速応答，
低消費電力特性を示す。しかしながら、Ｃ型回路を形成
するためには製造工程数が大幅に増加すると言う欠点が
ある。これは、Ｃ型回路用ＴＦＴを形成する工程のため
に生じ、例えば、工程順に説明すると、チャネル半導体
層にＮ型の不純物を添加（ドーピング）する際に、Ｐチ
ャネルＴＦＴとなる半導体層には不純物がドーピングさ
れないように、例えば、ホトレジストで保護する工程、
引き続きＰ型の不純物をドーピングする際に、Ｎチャネ
ルＴＦＴをホトレジストで保護する工程等が必要にな
り、都合２回の余分なホト工程が必要となる。
の性能としてはＣ型回路の方が優れており、高速応答，
低消費電力特性を示す。しかしながら、Ｃ型回路を形成
するためには製造工程数が大幅に増加すると言う欠点が
ある。これは、Ｃ型回路用ＴＦＴを形成する工程のため
に生じ、例えば、工程順に説明すると、チャネル半導体
層にＮ型の不純物を添加（ドーピング）する際に、Ｐチ
ャネルＴＦＴとなる半導体層には不純物がドーピングさ
れないように、例えば、ホトレジストで保護する工程、
引き続きＰ型の不純物をドーピングする際に、Ｎチャネ
ルＴＦＴをホトレジストで保護する工程等が必要にな
り、都合２回の余分なホト工程が必要となる。
【０００５】液晶表示装置の内蔵駆動回路をＣ型回路で
構成するための薄膜半導体装置の製造方法例として、１
９８５年 コンファレンスレコード オブ インターナ
ショナル ディスプレイ リサーチ コンファレンス（C
onference Record of International Display Research
Conference)９項に記載されている。
構成するための薄膜半導体装置の製造方法例として、１
９８５年 コンファレンスレコード オブ インターナ
ショナル ディスプレイ リサーチ コンファレンス（C
onference Record of International Display Research
Conference)９項に記載されている。
【０００６】
【発明が解決しようとする課題】上記従来技術では、高
性能のＣ型内蔵回路を実現するためには、製造の工程数
が大幅に増加し、結果的に液晶表示装置のコストが増加
する問題があった。
性能のＣ型内蔵回路を実現するためには、製造の工程数
が大幅に増加し、結果的に液晶表示装置のコストが増加
する問題があった。
【０００７】本発明の目的は、Ｃ型駆動回路の高性能は
保ったまま、すなわち、Ｃ型駆動回路用の薄膜半導体装
置を形成する工程において、ホトレジスト工程の増加を
最小限にとどめつつ、最終的には、周辺回路の内蔵と駆
動が可能となるようなＴＦＴ構造とその製造方法、並び
に画像処理装置を提供することにある。
保ったまま、すなわち、Ｃ型駆動回路用の薄膜半導体装
置を形成する工程において、ホトレジスト工程の増加を
最小限にとどめつつ、最終的には、周辺回路の内蔵と駆
動が可能となるようなＴＦＴ構造とその製造方法、並び
に画像処理装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、例えば、逆スタガ構造のＴＦＴの場合、
その製造方法，構造を以下のようにした。すなわち、ゲ
ート電極とゲート絶縁膜堆積後、まず不純物を含まない
ｐ−Ｓｉあるいはａ−Ｓｉ層を形成するその後、りん等
のＮ型の不純物を含んだ半導体層を堆積するかまたは前
記Ｓｉ層表面にＮ型の半導体層を形成する不純物をドー
ピングする。その後、Ｎ型ＴＦＴとなる領域をホトレジ
スト等で被覆し、Ｐ型ＴＦＴとなるべき領域のＮ型の半
導体層をエッチング除去し、続いてＰ型の半導体層を形
成する不純物をドーピングする。これにより、Ｎ型のＴ
ＦＴとＮ型のＴＦＴよりも薄い半導体層を有するＰ型の
ＴＦＴが形成される。
に、本発明は、例えば、逆スタガ構造のＴＦＴの場合、
その製造方法，構造を以下のようにした。すなわち、ゲ
ート電極とゲート絶縁膜堆積後、まず不純物を含まない
ｐ−Ｓｉあるいはａ−Ｓｉ層を形成するその後、りん等
のＮ型の不純物を含んだ半導体層を堆積するかまたは前
記Ｓｉ層表面にＮ型の半導体層を形成する不純物をドー
ピングする。その後、Ｎ型ＴＦＴとなる領域をホトレジ
スト等で被覆し、Ｐ型ＴＦＴとなるべき領域のＮ型の半
導体層をエッチング除去し、続いてＰ型の半導体層を形
成する不純物をドーピングする。これにより、Ｎ型のＴ
ＦＴとＮ型のＴＦＴよりも薄い半導体層を有するＰ型の
ＴＦＴが形成される。
【０００９】
【作用】本発明のＴＦＴの製造方法によれば、従来、２
回のホト工程が余分に必要であったＣ型回路を１回のホ
ト工程の追加により形成できるので、本発明の半導体装
置を用いて形成した安価で高性能な画像処理装置を提供
できる。
回のホト工程が余分に必要であったＣ型回路を１回のホ
ト工程の追加により形成できるので、本発明の半導体装
置を用いて形成した安価で高性能な画像処理装置を提供
できる。
【００１０】
【実施例】以下、本発明の第一の実施例を図１〜図５を
用いて説明する。図１は本発明の構成を説明するための
半導体素子の断面図である。
用いて説明する。図１は本発明の構成を説明するための
半導体素子の断面図である。
【００１１】半導体素子はガラス基板１上に形成された
ゲート電極１０，ゲート絶縁膜２０，リンなどのＮ型不
純物がドーピングされたｎ+層３１,ボロンなどのＰ型不
純物がドーピングされたｐ+層３３,Ｔｉで形成されたソ
ース／ドレイン配線電極１４および保護膜２３から構成
される。ここで、ｐ+ 層３３の下層の多結晶シリコン層
３２の膜厚は、ｎ+ 層３１の下層の多結晶シリコン層３
２の膜厚よりもほぼｐ+層３３の膜厚分だけ薄くなって
いる点に特徴がある。例えば、ｎ+層３１の下層の多結
晶シリコン層３２の膜厚を２００ｎｍ、ｐ+ 層３３の膜
厚を５０ｎｍとすると、ｐ+ 層３３の下層の多結晶シリ
コン層３２の膜厚は約１５０ｎｍとなっている。
ゲート電極１０，ゲート絶縁膜２０，リンなどのＮ型不
純物がドーピングされたｎ+層３１,ボロンなどのＰ型不
純物がドーピングされたｐ+層３３,Ｔｉで形成されたソ
ース／ドレイン配線電極１４および保護膜２３から構成
される。ここで、ｐ+ 層３３の下層の多結晶シリコン層
３２の膜厚は、ｎ+ 層３１の下層の多結晶シリコン層３
２の膜厚よりもほぼｐ+層３３の膜厚分だけ薄くなって
いる点に特徴がある。例えば、ｎ+層３１の下層の多結
晶シリコン層３２の膜厚を２００ｎｍ、ｐ+ 層３３の膜
厚を５０ｎｍとすると、ｐ+ 層３３の下層の多結晶シリ
コン層３２の膜厚は約１５０ｎｍとなっている。
【００１２】図２〜図５は上記第１の実施例の製造工程
の概略を示す断面図である。
の概略を示す断面図である。
【００１３】ガラス基板上にスパッタリングによりＣｒ
膜を３００ｎｍ堆積し、所定の形状にパターニングして
ゲート電極１０とする。次にＣＶＤによりゲート絶縁膜
であるＳｉＯ2膜２０を３００ｎｍ，多結晶シリコン膜
３０を２００ｎｍ，ｎ+層３１を５０ｎｍ形成し所定の
形状にパターニングする（図２）。ここで多結晶シリコ
ン膜３０は非晶質シリコン膜にエキシマレーザ等を照射
して形成しても良い。次に、Ｎ型ＴＦＴとなる領域をホ
トレジストで被覆し、ホトレジストで被覆されていない
領域のｎ+層３１をＣＦ4ガス等を用いたドライエッチン
グ法により除去する（図３）。次に、イオン注入法によ
り、ホトレジストで被覆されていない領域の多結晶シリ
コン膜３０にボロンを含むイオンビームを２ｋｅＶ程度
の加速エネルギ−で照射しｐ+層３３を形成する(図
４）。ホトレジストを除去した後、Ｔｉを４０ｎｍスパ
ッタリングにより堆積し、所定の形状にパターニングし
てソース／ドレイン配線電極１４とする。最後にＣＶＤ
により保護膜２３を形成して相補型の薄膜半導体素子が
完成する（図５）。
膜を３００ｎｍ堆積し、所定の形状にパターニングして
ゲート電極１０とする。次にＣＶＤによりゲート絶縁膜
であるＳｉＯ2膜２０を３００ｎｍ，多結晶シリコン膜
３０を２００ｎｍ，ｎ+層３１を５０ｎｍ形成し所定の
形状にパターニングする（図２）。ここで多結晶シリコ
ン膜３０は非晶質シリコン膜にエキシマレーザ等を照射
して形成しても良い。次に、Ｎ型ＴＦＴとなる領域をホ
トレジストで被覆し、ホトレジストで被覆されていない
領域のｎ+層３１をＣＦ4ガス等を用いたドライエッチン
グ法により除去する（図３）。次に、イオン注入法によ
り、ホトレジストで被覆されていない領域の多結晶シリ
コン膜３０にボロンを含むイオンビームを２ｋｅＶ程度
の加速エネルギ−で照射しｐ+層３３を形成する(図
４）。ホトレジストを除去した後、Ｔｉを４０ｎｍスパ
ッタリングにより堆積し、所定の形状にパターニングし
てソース／ドレイン配線電極１４とする。最後にＣＶＤ
により保護膜２３を形成して相補型の薄膜半導体素子が
完成する（図５）。
【００１４】上記の説明から明らかなように、本実施例
によれば１回のホト工程の追加により形成できる相補型
の薄膜半導体素子を形成することが出来る。
によれば１回のホト工程の追加により形成できる相補型
の薄膜半導体素子を形成することが出来る。
【００１５】次に本発明の第２の実施例を図６〜図１４
を用いて説明する。
を用いて説明する。
【００１６】本実施例は、表示部の対角１０インチのビ
デオディスプレイターミナル(VDT)を実現する場合のも
のである。この場合は、表示部の画素数は４８０×６４
０×（３）であり、表示部に用いるＴＦＴは逆スタガ構
造のＮ型のＴＦＴであり、内蔵周辺回路に用いるＴＦＴ
は前記Ｎ型のＴＦＴとＰ型のＴＦＴである。
デオディスプレイターミナル(VDT)を実現する場合のも
のである。この場合は、表示部の画素数は４８０×６４
０×（３）であり、表示部に用いるＴＦＴは逆スタガ構
造のＮ型のＴＦＴであり、内蔵周辺回路に用いるＴＦＴ
は前記Ｎ型のＴＦＴとＰ型のＴＦＴである。
【００１７】図６はこのうち内蔵周辺回路に用いるＮ型
およびＰ型のＴＦＴの断面図を示す。
およびＰ型のＴＦＴの断面図を示す。
【００１８】本実施例では、内蔵周辺回路に用いるＴＦ
Ｔを構成する半導体層が多結晶シリコン３２と非晶質シ
リコン３０の２層構造となっている点に特徴がある。
Ｔを構成する半導体層が多結晶シリコン３２と非晶質シ
リコン３０の２層構造となっている点に特徴がある。
【００１９】図７〜図１０は上記第２の実施例の製造工
程の概略を示す断面図である。
程の概略を示す断面図である。
【００２０】ガラス基板１上にスパッタ法によりＣｒ膜
を３００ｎｍ堆積し、パターニングしてゲート電極１０
とする。次に、プラズマＣＶＤ法によりゲート絶縁膜２
０であるＳｉＮ膜を３００ｎｍ，非晶質Ｓｉ膜を３０ｎ
ｍ堆積する（図７）。
を３００ｎｍ堆積し、パターニングしてゲート電極１０
とする。次に、プラズマＣＶＤ法によりゲート絶縁膜２
０であるＳｉＮ膜を３００ｎｍ，非晶質Ｓｉ膜を３０ｎ
ｍ堆積する（図７）。
【００２１】次に、基板上の周辺回路を形成する部分に
波長３０８ｎｍのＸｅＣｌエキシマレーザを２００ｍＪ
／cm2 の強度で照射して非晶質Ｓｉ膜を多結晶Ｓｉ層３
２に変換する（図８）。
波長３０８ｎｍのＸｅＣｌエキシマレーザを２００ｍＪ
／cm2 の強度で照射して非晶質Ｓｉ膜を多結晶Ｓｉ層３
２に変換する（図８）。
【００２２】次にプラズマＣＶＤ法により不純物を意識
的に添加されていない非晶質膜３０を２００ｎｍ，ｎ+
層３１を５０ｎｍ堆積する。以上の工程により周辺回路
部分の半導体膜は、多結晶Ｓｉ／非晶質Ｓｉの２層構造
とし、画素部の半導体膜は非晶質Ｓｉの単層構造となる
（図９）。
的に添加されていない非晶質膜３０を２００ｎｍ，ｎ+
層３１を５０ｎｍ堆積する。以上の工程により周辺回路
部分の半導体膜は、多結晶Ｓｉ／非晶質Ｓｉの２層構造
とし、画素部の半導体膜は非晶質Ｓｉの単層構造となる
（図９）。
【００２３】ホト，エッチング工程により半導体層をパ
ターニングした後、Ｎ型ＴＦＴとなる領域をホトレジス
トで被覆し、ホトレジストで被覆されていない領域のｎ
+ 層３１をＣＦ4 ガス等を用いたドライエッチング法に
より除去する（図１０）。
ターニングした後、Ｎ型ＴＦＴとなる領域をホトレジス
トで被覆し、ホトレジストで被覆されていない領域のｎ
+ 層３１をＣＦ4 ガス等を用いたドライエッチング法に
より除去する（図１０）。
【００２４】次に、イオン注入法により、ホトレジスト
で被覆されていない領域の多結晶シリコン膜３０にボロ
ンを含むイオンビームを２ｋｅＶ程度の加速エネルギ−
で照射しｐ+層３３を形成する(図１１）。ホトレジスト
を除去した後、Ｔｉを４０nmスパッタリングにより堆積
し、所定の形状にパターニングしてソース／ドレイン配
線電極１４とする。最後にＣＶＤにより保護膜２３を形
成して相補型の薄膜半導体素子が完成する（図１２）。
で被覆されていない領域の多結晶シリコン膜３０にボロ
ンを含むイオンビームを２ｋｅＶ程度の加速エネルギ−
で照射しｐ+層３３を形成する(図１１）。ホトレジスト
を除去した後、Ｔｉを４０nmスパッタリングにより堆積
し、所定の形状にパターニングしてソース／ドレイン配
線電極１４とする。最後にＣＶＤにより保護膜２３を形
成して相補型の薄膜半導体素子が完成する（図１２）。
【００２５】一方、他のガラス基板上に偏光板，カラー
フィルタ，透明電極を形成し、上記のガラス基板との間
に液晶を封入すると、１０インチサイズのＶＤＴ表示装
置が完成する。
フィルタ，透明電極を形成し、上記のガラス基板との間
に液晶を封入すると、１０インチサイズのＶＤＴ表示装
置が完成する。
【００２６】図１３に前記薄膜半導体装置を用いた液晶
ディスプレイ装置の全体構成を示す。装置は、ＴＦＴ液
晶表示部５０，走査回路５１，時間関数変換手段となる
スイッチマトリクス回路５２，信号側回路５３から構成
されている。なお、走査回路５１から液晶表示部５０の
各液晶素子には走査線７１〜７３を介して走査信号が、
信号回路５３からスイッチマトリクス回路５２を経由し
信号線７４〜７６を介して信号が送られる。上記構成で
本発明のＴＦＴはＮ型のＴＦＴは、液晶表示部５０中の
スイッチ６０ａ、マトリクス回路５２中の６１〜６３に
使用され、走査回路５１中のスイッチは本発明のＮ型Ｔ
ＦＴとＰ型ＴＦＴを組み合わせて構成された相補型回路
からなっている。
ディスプレイ装置の全体構成を示す。装置は、ＴＦＴ液
晶表示部５０，走査回路５１，時間関数変換手段となる
スイッチマトリクス回路５２，信号側回路５３から構成
されている。なお、走査回路５１から液晶表示部５０の
各液晶素子には走査線７１〜７３を介して走査信号が、
信号回路５３からスイッチマトリクス回路５２を経由し
信号線７４〜７６を介して信号が送られる。上記構成で
本発明のＴＦＴはＮ型のＴＦＴは、液晶表示部５０中の
スイッチ６０ａ、マトリクス回路５２中の６１〜６３に
使用され、走査回路５１中のスイッチは本発明のＮ型Ｔ
ＦＴとＰ型ＴＦＴを組み合わせて構成された相補型回路
からなっている。
【００２７】次に、図１３の動作について簡単に説明す
る。
る。
【００２８】走査回路５１にはタイミング信号として２
相クロックのＣＫＶ信号，入力電圧Ｖｉｎが入力され
る。一方、信号回路５３には液晶の表示状態を定めるデ
ジタルデータ信号ｄａｔａが入力され、これを色信号電
圧ＶS1〜ＶSmとして出力し、これを各々信号線にマトリ
クススイッチとして振り分ける。
相クロックのＣＫＶ信号，入力電圧Ｖｉｎが入力され
る。一方、信号回路５３には液晶の表示状態を定めるデ
ジタルデータ信号ｄａｔａが入力され、これを色信号電
圧ＶS1〜ＶSmとして出力し、これを各々信号線にマトリ
クススイッチとして振り分ける。
【００２９】次に、走査回路５１の回路構成について図
１４を用いて説明する。図１４は走査線１本分に対応す
る走査回路であり、機能としてシフトレジスタと電圧を
増幅するバッファ回路から構成されている。同図の７０
がＮ型のＴＦＴ、７１がＰ型のＴＦＴで構成されてい
る。走査回路の動作を説明する。シフトレジスタは２相
クロック（Ｖｃ１，Ｖｃ２）とそれぞれの反転クロック
（Ｖｃｎ１，Ｖｃｎ２）でタイミングを取り、入力電圧
Ｖｉｎを反転（シフト）しバッファに転送し、同時にこ
れが次の走査線に対応するシフトレジスタの入力電圧と
なる。バッファは反転された電圧と同位相で増幅され、
最大電圧がＶｄｄ２のパルス電圧を出力し、これが液晶
表示部の走査電圧Ｖｇとなる。ここで、Ｖｄｄ１とＶｄ
ｄ２は直流電圧である。
１４を用いて説明する。図１４は走査線１本分に対応す
る走査回路であり、機能としてシフトレジスタと電圧を
増幅するバッファ回路から構成されている。同図の７０
がＮ型のＴＦＴ、７１がＰ型のＴＦＴで構成されてい
る。走査回路の動作を説明する。シフトレジスタは２相
クロック（Ｖｃ１，Ｖｃ２）とそれぞれの反転クロック
（Ｖｃｎ１，Ｖｃｎ２）でタイミングを取り、入力電圧
Ｖｉｎを反転（シフト）しバッファに転送し、同時にこ
れが次の走査線に対応するシフトレジスタの入力電圧と
なる。バッファは反転された電圧と同位相で増幅され、
最大電圧がＶｄｄ２のパルス電圧を出力し、これが液晶
表示部の走査電圧Ｖｇとなる。ここで、Ｖｄｄ１とＶｄ
ｄ２は直流電圧である。
【００３０】本発明の半導体装置を用いて構成した相補
型ＴＦＴのシフトレジスタはその電圧の動作周波数が従
来のＮ型ＴＦＴに比べて２０倍速く、消費電力は３桁小
さい、著しく良好な特性を示した。また、特に本実施例
では高速動作が要求される駆動回路には半導体層を多結
晶Ｓｉ／非晶質Ｓｉの２層構造としたＴＦＴを用い、低
いリーク電流が要求される画素部には半導体層を非晶質
Ｓｉの単層で構成したＴＦＴを用いることにより、多結
晶Ｓｉ，非晶質Ｓｉ各々の特長を利用出来るので良好な
性能を有する液晶表示装置が実現出来る。
型ＴＦＴのシフトレジスタはその電圧の動作周波数が従
来のＮ型ＴＦＴに比べて２０倍速く、消費電力は３桁小
さい、著しく良好な特性を示した。また、特に本実施例
では高速動作が要求される駆動回路には半導体層を多結
晶Ｓｉ／非晶質Ｓｉの２層構造としたＴＦＴを用い、低
いリーク電流が要求される画素部には半導体層を非晶質
Ｓｉの単層で構成したＴＦＴを用いることにより、多結
晶Ｓｉ，非晶質Ｓｉ各々の特長を利用出来るので良好な
性能を有する液晶表示装置が実現出来る。
【００３１】また、上記の実施例では駆動回路部の半導
体層を多結晶Ｓｉ／非晶質Ｓｉの２層構造としたが、本
発明はこの例に限らず、半導体層を多結晶Ｇｅ，多結晶
SiGeと非晶質Ｓｉまたは非晶質ＳｉＧｅ、の積層構造に
しても同様に適用出来る。
体層を多結晶Ｓｉ／非晶質Ｓｉの２層構造としたが、本
発明はこの例に限らず、半導体層を多結晶Ｇｅ，多結晶
SiGeと非晶質Ｓｉまたは非晶質ＳｉＧｅ、の積層構造に
しても同様に適用出来る。
【００３２】また、上記の例ではＮ型ＴＦＴの半導体膜
厚よりもＰ型ＴＦＴの半導体膜厚を薄く構成したが、上
記の説明でＮ型とＰ型を入れ替えることによりＮ型ＴＦ
Ｔの半導体膜厚の方を薄くすることも可能であり、本発
明の効果を損なうものではない。
厚よりもＰ型ＴＦＴの半導体膜厚を薄く構成したが、上
記の説明でＮ型とＰ型を入れ替えることによりＮ型ＴＦ
Ｔの半導体膜厚の方を薄くすることも可能であり、本発
明の効果を損なうものではない。
【００３３】
【発明の効果】本発明によれば、高速動作，低消費電力
である層補型回路の特徴を保ったまま、層補型回路用の
半導体装置の製造において、そのホト工程数を低減でき
る効果がある。最終的には、周辺駆動回路を液晶表示基
板や画像処理装置に内蔵できる効果がある。
である層補型回路の特徴を保ったまま、層補型回路用の
半導体装置の製造において、そのホト工程数を低減でき
る効果がある。最終的には、周辺駆動回路を液晶表示基
板や画像処理装置に内蔵できる効果がある。
【図１】本発明第１の実施例の逆スタガ構造ＴＦＴの断
面図である。
面図である。
【図２】本発明第１の実施例の製造手順を示すＴＦＴの
断面図である。
断面図である。
【図３】同じくＴＦＴの断面図である。
【図４】同じくＴＦＴの断面図である。
【図５】同じくＴＦＴの断面図である。
【図６】本発明の第２の実施例を示すＴＦＴの断面図で
ある。
ある。
【図７】本発明第１の実施例の製造手順を示すＴＦＴの
断面図である。
断面図である。
【図８】同じくＴＦＴの断面図である。
【図９】同じくＴＦＴの断面図である。
【図１０】同じくＴＦＴの断面図である。
【図１１】同じくＴＦＴの断面図である。
【図１２】同じくＴＦＴの断面図である。
【図１３】ＴＦＴ液晶パネルの全体構成図である。
【図１４】走査回路の等価回路図である。
１…絶縁性基板、１０…ゲート電極、１４…ソース／ド
レイン配線電極、２０…ゲート絶縁膜、２３…保護膜、
３０…アモルファスシリコン、３１…ｎ+ 層、３２…多
結晶シリコン膜、３３…ｐ+ 層。
レイン配線電極、２０…ゲート絶縁膜、２３…保護膜、
３０…アモルファスシリコン、３１…ｎ+ 層、３２…多
結晶シリコン膜、３３…ｐ+ 層。
Claims (6)
- 【請求項１】絶縁基板上に形成したｎ型トランジスタお
よびｐ型トランジスタからなる相補型薄膜半導体装置に
おいて、前記ｎ型トランジスタを構成する半導体層の膜
厚と前記ｐ型トランジスタを構成する半導体層の膜厚は
ｎ型トランジスタとｐ型トランジスタを構成する半導体
層の膜厚が異なることを特徴とする相補型薄膜半導体装
置。 - 【請求項２】請求項１又は２の相補型薄膜半導体装置に
おいて、前記半導体層はゲート電極の上層に形成されて
いることを特徴とする相補型薄膜半導体装置。 - 【請求項３】請求項１又は２の相補型薄膜半導体装置に
おいて、前記半導体層は２種以上の異なる材料の積層構
造を有することを特徴とする相補型薄膜半導体装置。 - 【請求項４】請求項３において、前記半導体層はゲート
絶縁膜に近い側から、多結晶Ｓｉ，非晶質Ｓｉの順序で
積層された構造を有することを特徴とする相補型薄膜半
導体装置。 - 【請求項５】請求項３において、前記半導体層はゲート
絶縁膜に近い側から、多結晶SiGeまたは多結晶Ｇｅ，非
晶質Ｓｉまたは非晶質ＳｉＧｅの順序で積層された構造
を有することを特徴とする相補型薄膜半導体装置。 - 【請求項６】透明絶縁基板間に液晶を封入した表示装置
において、一方の絶縁基板上に形成した表示部となる画
素領域の駆動スイッチ群または一方の絶縁基板上に形成
した画素を駆動する周辺回路が、請求項１ないし５のい
ずれか１項に記載の相補型薄膜半導体装置を用いて構成
されたことを特徴とする画像情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063207A JPH05267662A (ja) | 1992-03-19 | 1992-03-19 | 相補型薄膜半導体装置およびそれを用いた画像情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063207A JPH05267662A (ja) | 1992-03-19 | 1992-03-19 | 相補型薄膜半導体装置およびそれを用いた画像情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267662A true JPH05267662A (ja) | 1993-10-15 |
Family
ID=13222529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063207A Pending JPH05267662A (ja) | 1992-03-19 | 1992-03-19 | 相補型薄膜半導体装置およびそれを用いた画像情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267662A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080494A (ja) * | 2004-08-03 | 2006-03-23 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法、並びにテレビジョン装置 |
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| JP2009158946A (ja) * | 2007-12-03 | 2009-07-16 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置、並びにそれらの作製方法 |
| JP2009177156A (ja) * | 2007-12-28 | 2009-08-06 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 |
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| WO2012060104A1 (ja) * | 2010-11-02 | 2012-05-10 | パナソニック株式会社 | トランジスタの製造方法、トランジスタ、および、表示装置 |
| JP2019531589A (ja) * | 2016-09-26 | 2019-10-31 | 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． | アレイ基板及びその製作方法 |
-
1992
- 1992-03-19 JP JP4063207A patent/JPH05267662A/ja active Pending
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