JPH05267681A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】ドレイン拡散層１１の近傍のチャネル領域上に
は、トンネル酸化膜６を挟んで、電荷保持用絶縁膜とし
て作用する細長い側壁スペーサ７ａが形成されている。
また、ドレイン拡散層１１とソース拡散層１２との間の
チャネル領域上には、側壁スペーサ７ａの上部にまで延
びる共通ゲート１０ａが、ゲート酸化膜９を挟んで形成
されている。この共通ゲート１０ａにおいて、側壁スペ
ーサ７ａの近傍の部分はメモリトランジスタのコントロ
ールゲートとしての役割を担い、ソース拡散層１２側の
部分は当該メモリトランジスタを選択するためのセレク
トトランジスタのゲートとしての役割を担う。 【効果】細長い側壁スペーサ７ａには、ドレイン拡散層
１１の境界部で局所的に発生したホットエレトクロンを
均一に注入させることができるので、ホットエレクトロ
ンの注入による情報記憶が行える。このため、トンネル
酸化膜６を厚く形成して、記憶情報の保持を良好に行え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＥＰＲＯＭ（Electr
ically Erasable/Programable Read Only Memory）のよ
うな不揮発性半導体記憶装置に関するものである。

【０００２】

【従来の技術】典型的な先行技術は、図７に示されてい
る。すなわち、この先行技術の不揮発性半導体記憶装置
において用いられるメモリトランジスタはトラップ型と
称されるもので、Ｐ型半導体基板６１にＮ⁺ 型高濃度不
純物領域を形成してソース拡散層６２およびドレイン拡
散層６３が設けられ、その間の半導体基板６１の表面に
エレクトロンまたはホールを捕獲することができる絶縁
膜６４が形成され、この絶縁膜６上にゲート６５が形成
されている。絶縁膜６４は、トンネル酸化膜６４Ａおよ
びトップ酸化膜６４Ｂによって、窒化膜６４Ｃを挟持し
たサンドイッチ構造の、いわゆるＯＮＯ膜で構成されて
いる。

【０００３】データの書込に当たっては、ゲート６５と
基板６１との間にゲート６５側が正となるような書込電
圧Ｖ_P が印加され、基板６１からの直接トンネリングに
よってトンネル酸化膜６４Ａを透過して窒化膜６４Ｃ中
に電子が注入される。この電子を窒化膜６４Ｃ中に捕獲
させた書込状態では、このメモリトランジスタを導通さ
せるための閾値電圧は高い値をとる。

【０００４】データの消去に当たっては、ゲート６５と
基板６１との間にゲート６５側が負となるような消去電
圧Ｖ_E が印加され、これにより直接トンネリングによ
り、窒化膜６４Ｃ中の電子がトンネル酸化膜６４Ａを透
過して、基板６１中に引き抜かれる。窒化膜６４Ｃ中に
電子が捕獲されていない消去状態では、このメモリトラ
ンジスタを導通させるための閾値電圧は低い値をとる。

【０００５】データの読出は、書込状態および消去状態
における上記の２つの閾値の間の中間的な電圧値を有す
るセンス電圧をゲート６５に印加するとともに、当該メ
モリトランジスタが導通するか遮断状態に保持されるか
を監視することによって達成できる。このようなトラッ
プ型のメモリトランジスタを用いたＥＥＰＲＯＭには、
各セルのメモリトランジスタごとにセレクトトランジス
タを設けて各セルごとに情報の書込、消去および読出が
独立に行えるようにしたフルフューチャー型のものと、
情報の書込および読出は各セルごとに行い、消去は全て
のセルに対して一括して行うようにしたフラッシュ型の
ものとがある。

【０００６】ところが、フルフューチャー型のものは、
セレクトトランジスタを個々のセルごとに設けているの
で、セル面積が大きくなり、高集積化が困難である。こ
のため、最近では、フラッシュ型のものの開発が盛んに
行われている。

【０００７】

【発明が解決しようとする課題】しかしながら、基板上
の全てのセルの記憶情報を一括消去するためには、信号
電荷の消去に要する時間が最も長いセルに合わせて全体
の消去時間を長めに設定する必要がある。このため、信
号電荷が比較的速く消去されるセルでは、信号電荷が過
剰に引き抜かれて、このセルのメモリトランジスタの絶
縁膜６４に正電荷が蓄積されるという過剰消去が生じ
る。このような過剰消去が生じると、各セルの間でトラ
ンジスタの閾値にばらつきが生じることになるので、読
出動作が不安定になるおそれがある。たとえば、過剰消
去が生じたセルのメモリトランジスタでは、非選択状態
であっても、絶縁膜に蓄積された正電荷のためにチャネ
ルが形成され、ソース−ドレイン間に電流が流れてしま
うという問題が生じ、目的とするセルからの記憶情報の
読出が不確実になる。

【０００８】このような不具合を解決するために、図８
に簡略化して示すように、フローティングゲート型のＥ
ＥＰＲＯＭへの適用が提案されているＳＩＳＯＳ（SIde
wallSelect-gate On the Source side ）構造を採用す
ることが考えられる。なお、，この図８において、上述
の図７に示された各部に対応する部分には同一の参照符
号を付して示すものとする。

【０００９】この構成では、絶縁膜６４などを含むゲー
トのソース拡散層６２側の側壁部に自己整合的に形成さ
れたＳＷＳ（サイド・ウォール・スペーサ）が、セル選
択用の選択ゲート７１として用いられる。そして、情報
の読出時には、選択ゲート７１に正の電圧を印加して、
この選択ゲート７１の直下の半導体基板６１にチャネル
を形成させる。

【００１０】この構成によれば、選択ゲート７１への電
圧の印加によって、確実に読出セルを選択できるから、
たとえ過剰消去のために閾値に多少の変動が生じた場合
であっても、非選択セルからの情報の読出を防止でき、
読出動作の信頼性を確保できる。しかも、トランジスタ
の形成領域が過度に大きくなることがないので、高集積
化も良好に行える。

【００１１】ところが、上述のようなＳＩＳＯＳ構造の
トランジスタを適用した記憶装置では、比較的断面積の
小さな選択ゲート７１に電圧を印加する必要があるた
め、この選択ゲート７１の電気抵抗が高く、その結果、
読出動作の高速化が妨げられるという問題がある。この
不具合を避けるために選択ゲート７１の断面積を大きく
することは、基板面積の増大を招き、高集積化の要求に
逆行することとなり、許されない。

【００１２】さらに、図７および図８のいずれの構造で
あっても、基板６１からの直接トンネリングによって書
込および消去を行わせているので、トンネル酸化膜６４
Ａの膜厚は或る程度薄くする必要がある。ところが、こ
のように薄いトンネル酸化膜６４Ａを用いているため
に、蓄積した電荷が散逸しやすく、データ保持特性が悪
いという欠点がある。

【００１３】この不具合を解消するために、トンネル酸
化膜６４Ａを厚く形成して、厚い酸化膜をも通過するこ
とができるホットエレクトロンをドレイン拡散層６３の
近傍で発生させ、このホットエレクトロンの注入により
データの書込を行うとともに、いわゆるＦ−Ｎトンネル
によって情報の消去を行うことが考えられる。しかしな
がら、絶縁膜中に捕獲された電荷は移動しないから、窒
化膜６４Ｃにおいてドレイン拡散層６３の近傍の領域に
のみ電子が注入されることになる。このような局所的な
電子の注入では、メモリトランジスタの閾値をあまり大
きく変化させることができず、情報の記憶が不安定にな
る。

【００１４】そこで、本発明の目的は、上述の技術的課
題を解決し、読出動作を良好に行うことができるととも
に、高集積化にも有利であり、しかも情報の記憶を確実
に行うことができる不揮発性半導体記憶装置を提供する
ことである。

【００１５】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の不揮発性半導体記憶装置の概念的な構成
は、図１に示されている。すなわち、本発明の不揮発性
半導体記憶装置は、トンネル絶縁膜５１を介した電荷保
持用絶縁膜への電荷の注入・放出により不揮発な記憶を
行うメモリトランジスタＭＴｒと、このメモリトランジ
スタＭＴｒの選択を行うセレクトトランジスタＳＴｒと
を有するものにおいて、半導体基板５０にチャネル領域
を挟んで形成され、上記メモリトランジスタＭＴｒおよ
びセレクトトランジスタＳＴｒのドレインおよびソース
を兼用する第１の不純物拡散領域５３および第２の不純
物拡散領域５４と、上記半導体基板５０のチャネル領域
上に形成された上記セレクトトランジスタＳＴｒのゲー
ト５５と、このゲート５５のドレイン側の側部に設けら
れ、上記電荷保持用絶縁膜として作用する側壁スペーサ
５２と、この側壁スペーサ５２の近傍に絶縁膜５６を介
して配置された、上記メモリトランジスタＭＴｒのコン
トロールゲート５７とを含むものである。

【００１６】

【作用】上記の構成によれば、セレクトトランジスタＳ
Ｔｒのゲート５５はチャネル領域の比較的広い領域に渡
って形成され、その側部に形成された側壁スペーサ５２
が電荷保持用絶縁膜として機能する。したがって、メモ
リトランジスタＭＴｒを選択するための電圧が印加され
るゲート５５は、比較的大きな断面積を有しているの
で、充分に小さな抵抗値を有することができ、これによ
り、高速な読出動作を達成できる。

【００１７】一方、側壁スペーサ５２は、ゲート５５の
側部に細く形成されているから、ドレインに対応した第
１の不純物拡散領域５３の近傍でホットエレクトロンま
たはホットホールを発生させると、このホットエレクト
ロンまたはホットホールは、側壁スペーサ５２内に均一
に捕獲される。したがって、ホットエレクトロンやホッ
トホールの注入によって、メモリトランジスタの閾値を
十分に大きく変化させることができる。このようにホッ
トエレクトロンまたはホットホールの注入により安定な
記憶を行える結果、トンネル絶縁膜５１の膜厚を厚くす
ることができ、これにより電荷の散逸を有効に防止して
記憶の保持を良好に行わせることができる。

【００１８】

【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図２は本発明の不揮発性半導体
記憶装置の一実施例であるＥＥＰＲＯＭのメモリセルの
平面図であり、図３は図２の切断面線Ａ−Ａから見た断
面図である。Ｎ型シリコン基板１に形成されたＰ型ウェ
ル２は、フィールド酸化膜３により所定の素子形成領域
ごとに分離されている。この分離された素子形成領域に
は、Ｎ⁺型ドレイン拡散層１１と、Ｎ⁺ 型ソース拡散層
１２とが形成されている。

【００１９】ドレイン拡散層１１とソース拡散層１２と
の間のチャネル領域において、ドレイン拡散層１１の近
傍の領域には、トンネル酸化膜６を介在させて細長く形
成した電荷保持用絶縁膜として作用する側壁スペーサ７
ａが形成されている。この側壁スペーサ７ａは、たとえ
ばポリシリコン膜からなっている。また、上記のチャネ
ル領域において、ソース側の領域には、ゲート酸化膜９
を介して共通ゲート１０ａが形成されており、この共通
ゲート１０ａは、絶縁膜８を介在させて側壁スペーサ７
ａの上方の領域にまで延びて形成されている。

【００２０】なお、図２および図３において、１４はド
レイン拡散層１１およびソース拡散層１２に電気接続さ
れた金属配線であり、１６は共通ゲート１０に電気接続
された金属配線であり、１３，１５は層間絶縁膜であ
る。本実施例では、１つのメモリセルは、１トランジス
タ領域にメモリトランジスタとセレクトトランジスタと
を備えている。すなわち、ドレイン拡散層１１およびソ
ース拡散層１２は、両トランジスタのドレインおよびソ
ースとして兼用されている。また、メモリトランジスタ
のゲートは、上述したトンネル酸化膜６、側壁スペーサ
７ａ、絶縁膜８および共通ゲート１０ａで構成され、共
通ゲート１０ａのドレイン側の一端部がコントロールゲ
ートの役目を担っている。さらに、セレクトトランジス
タのゲートは、上述したゲート酸化膜９および共通ゲー
ト１０ａのソース側の端部で構成されている。

【００２１】図４は、本実施例のＥＥＰＲＯＭの一部の
等価回路を示す電気回路図である。１つのメモリセル
は、上述のメモリトランジスタＭＴｒとセレクトトラン
ジスタＳＴｒとから構成され、各メモリセルがマトリク
ス状に配列されている。両トランジスタＭＴｒ，ＳＴｒ
の共通ゲート１０ａは、各々に対応したワードラインＷ
_n ，Ｗ_n+1 ，Ｗ_n+2 に接続され、メモリトランジスタＭ
Ｔｒのドレイン（ドレイン拡散層１１）はビットライン
Ｂ_m ，Ｂ_m+1 に接続され、セレクトトランジスタＳＴｒ
のソース（ソース拡散層１２）はソースラインＳ_m ，Ｓ
_m+1 に接続されている。ワードラインＷ_n ，Ｗ_n+1 ，Ｗ
_n+2 はＸデコーダ２０により選択され、ソースラインＳ
_m ，Ｓ_m+1 はＹデコーダ２１により選択される。

【００２２】メモリセル（ｎ，ｍ）に対するデータの書
込は、次のようにして行われる。すなわち、ビットライ
ンＢ_m に書込電圧Ｖ_P を与え、ワードラインＷ_n をＨレ
ベルにするとともに、ソースラインＳ_m を接地する。メ
モリセル（ｎ，ｍ）とともにワードラインＷ_n に共通に
接続されているメモリセル（ｎ，ｍ＋１）は、ビットラ
インＢ_m+1 およびソースラインＳ_m+1 を開放するか接地
することにより、書込が禁止される。その他のメモリセ
ル（ｎ＋１，ｍ）および（ｎ＋１，ｍ＋１）はワードラ
インＷ_n+1 を接地またはＬレベルとすることにより、セ
レクトトランジスタＳＴｒをオフ状態として、書込を禁
止できる。

【００２３】選択されたメモリセル（ｎ，ｍ）では、次
のようにして側壁スペーサ７ａへのホットエレクトロン
の注入が行われる。すなわち、ドレイン拡散層１１に、
書込電圧Ｖ_P が印加され、ソース拡散層１２が接地さ
れ、共通ゲート１０ａがＨレベルになると、ソース拡散
層１２からドレイン拡散層１１へ向かってチャネルが形
成される。書込電圧Ｖ_P を適宜設定することにより、こ
のチャネルを、セレクトトランジスタＳＴｒの下部（す
なわち、図３の共通ゲート１０ａの右側にあるゲート酸
化膜９の直下）を超え、かつドレイン拡散層１１には達
しない位置にまで延ばす。そうすると、側壁スペーサ７
ａの直下で電界が集中し、多数のホットエレクトロンが
発生する。ホットエレクトロンの一部は、ドレイン拡散
層１１に流れ込むが、一部は共通ゲート１０ａの電界に
より加速されて、トンネル酸化膜６を透過して側壁スペ
ーサ７ａに注入されて捕獲される。このようにしてデー
タの書込が達成される。この書込状態では、メモリトラ
ンジスタＭＴｒを導通させるための閾値は、高い値をと
る。

【００２４】メモリセル（ｎ，ｍ）のデータの消去は、
次のようにして行われる。すなわち、ワードラインＷ_n
をＬレベルとし、ビットラインＢ_m およびソースライン
Ｓ_mにそれぞれ消去電圧Ｖ_E を印加する。メモリセル
（ｎ，ｍ）とともに共通にワードラインＷ_n に接続され
ているメモリセル（ｎ，ｍ＋１）は、ビットラインＢ_m+
1 およびソースラインＳ_m+1 が接地またはオープンとさ
れ、消去が禁止される。また、その他のメモリセル（ｎ
＋１，ｍ）、（ｎ＋１，ｍ＋１）は、ワードラインＷ
_n+1 をＨレベルとすることによって、消去を禁止でき
る。メモリセル（ｎ，ｍ）の共通ゲート１０ａがＬレベ
ルとされ、ドレイン拡散層１１に消去電圧Ｖ_Eが印加さ
れると、側壁スペーサ７ａに捕獲されていた電子が、ト
ンネル酸化膜６を透過してドレイン拡散層１１に引き抜
かれ、これにより記憶データの消去が達成される。この
消去状態では、メモリトランジスタＭＴｒを導通させる
ための閾値は、低い値をとる。

【００２５】メモリセル（ｎ，ｍ）の記憶データの読出
は、次のようにして行われる。すなわち、ソースライン
Ｓ_m を接地し、ワードラインＷ_n にセンス電圧Ｖ_SENSE
を印加するとともに、ビットラインＢ_m に抵抗を介して
電圧Ｖccを印加して、このビットラインＢ_m の、電位降
下の有無を検知する。すなわち、メモリセル（ｎ，ｍ）
にデータが書き込まれていれば、メモリトランジスタＭ
Ｔｒはオフ状態になるので、電圧降下が生じない状態、
すなわち、データ「１」が読み出される。一方、メモリ
セル（ｎ，ｍ）にデータが書き込まれていれば、メモリ
トランジスタＭＴｒはオン状態になるので、電圧降下が
生じる状態、すなわち、データ「０」が読み出される。
なお、上記のセンス電圧Ｖ_SENSE は、書込状態および消
去状態におけるメモリトランジスタＭＴｒの各閾値の間
の中間的な値の電圧である。

【００２６】上述のように、本実施例では、セレクトト
ランジスタＳＴｒのゲートの側部に形成された側壁スペ
ーサ７ａが電荷保持用絶縁膜として用いられ、共通ゲー
ト１０ａにおいてチャネル領域上の比較的広い領域に渡
って形成された断面積の大きなソース側部分がセレクト
トランジスタＳＴｒのゲートとして用いられている。し
たがって、このセレクトトランジスタＳＴｒのゲートは
充分に小さな抵抗を有することができるから、このセレ
クトトランジスタＳＴｒの駆動を良好に行うことができ
る。これにより、読出動作を高速に行える。

【００２７】一方、細く形成した側壁スペーサ７ａをメ
モリトランジスタＭＴｒの電荷保持用絶縁膜に用いてい
るので、ドレイン拡散層１１の境界部で局所的に発生し
たホットエレクトロンを側壁スペーサ７ａ全体に均一に
捕獲させることができる。このため、メモリトランジス
タＭＴｒを導通させるための閾値を大きく変化させるこ
とができ、この結果、安定な記憶が可能となる。また、
ホットエレクトロンの注入により書込を行うようにして
いるから、トンネル酸化膜６を厚く形成することがで
き、これにより側壁スペーサ７ａに捕獲された電荷の散
逸を有効に防いで、記憶の保持を良好に行わせることが
できる。

【００２８】しかも、１つのトランジスタの形成領域
に、メモリトランジスタＭＴｒとセレクトトランジスタ
との２つのトランジスタを形成しているので、メモリセ
ルの面積が過度に増大することもなく、高集積化を良好
に行うことができる。以下では、図５および図６を参照
して、本実施例のＥＥＰＲＯＭの製造方法を説明する。
なお、製造方法は、種々変更可能であり、本発明の記憶
装置は、この方法によって製造されたものに限定される
ものではない。

【００２９】先ず、図５(a) に示すように、Ｎ型シリコ
ン基板１にＰ型ウェル２が形成され、その後、表面に酸
化膜４が形成され、さらに素子分離用のフィールド酸化
膜３が選択的に成長させられる。次いで、図５(b) に示
すように、酸化膜５をＣＶＤ（Chemical Vapor Deposit
ion ）法により堆積した後、異方性エッチングによりメ
モリトランジスタおよびセレクトトランジスタを形成す
べき領域の酸化膜５を選択的に除去する。

【００３０】この状態から、基板表面を平滑化するため
に、基板表面を再酸化した後に、ウェットエッチングに
よりその酸化膜を除去する。続いて、素子形成領域に、
トンネル酸化膜６を形成した後、ポリシリコン膜７を堆
積する。この状態が、図５(c) に示されている。次に、
図５(d) に示すように、酸化膜５上のポリシリコン膜７
が全て除去されるまでエッチバックする。これにより、
酸化膜５の窓部分の端面にポリシリコンのサイドウォー
ルが形成される。左側のサイドウォールが、上述したメ
モリトランジスタＭＴｒの側壁スペーサ７ａになる。な
お、側壁スペーサ７ａのゲート長方向の幅は、酸化膜５
の厚さおよびエッチング条件等を変えることにより、デ
ザインルール以下の寸法で制御することができる。

【００３１】次に、図６(e) を参照する。この工程で
は、図５(d) に示された左側のサイドウォールである側
壁スペーサ７ａと、酸化膜５の一部をフォトレジストで
マスクし、右側のサイドウォールと酸化膜５の残部をエ
ッチングして除去する。そして、フォトレジストを除去
した後、熱酸化させて側壁スペーサ７ａの表面に絶縁膜
（シリコン酸化膜）８を形成する。さらに、セレクトト
ランジスタ領域の酸化膜をウェットエッチングで除去し
た後、ゲート酸化膜９を形成し、次いで、ポリシリコン
膜１０を形成する。

【００３２】次に、図６(f) に示すように、トランジス
タ領域をフォトレジストでマスクして、それ以外のポリ
シリコン膜１０および酸化膜５を異方性エッチングで除
去する。これにより、メモリトランジスタのコントロー
ルゲートおよびセレクトトランジスタのゲートに兼用さ
れる共通ゲート１０ａが形成される。ドレインおよびソ
ース領域の酸化膜９を除去した後、燐や砒素などのＮ型
不純物をイオン注入して、ドレイン拡散層１１およびソ
ース拡散層１２を形成する。

【００３３】さらに、図６(g) に示すように、再び熱酸
化して表面に酸化膜を形成する。そして、燐ガラス（Ｐ
ＳＧ）などの層間絶縁膜１３を堆積した後、ドレインお
よびソース領域のコンタクトホールを形成し、Ａｌ−Ｓ
ｉなどの金属を被着する。この金属膜をフォトエッチン
グ法によりパターニングして、ドレイン拡散層１１およ
びソース拡散層１２に電気接続された金属配線を形成す
る。

【００３４】そして、図６(h) に示すように、層間絶縁
膜１５を堆積した後、ゲート領域にコンタクトホールを
形成し、金属層を被着する。この金属層をパターニング
することにより、共通ゲート１０ａに接続された金属配
線１６が形成される。このようにして、図２および図３
に示されたＥＥＰＲＯＭが作成される。なお、本発明は
上述の実施例に限定されるものではない。たとえば、上
記の実施例では、Ｎチャネル型のＥＥＰＲＯＭを例に採
って説明したが、本発明はＰチャネル型のＥＥＰＲＯＭ
にも適用できることはもちろんである。

【００３５】また、ドレイン拡散層１１とＰ型ウェル２
との間にホットエレクトロンの発生効率を高めるための
Ｐ⁺ 型拡散層を設けてもよい。さらに、耐圧向上のため
に、ソース拡散層１２とＰ型ウェル２との間にＮ^- 拡散
層を設けてもよい。さらに、上記の実施例では、メモリ
トランジスタのコントロールゲートとセレクトトランジ
スタのゲートとが１つの共通ゲート１０ａにより構成さ
れているが、これらのゲートは図１の構成のように相互
に絶縁された２つのゲートにより構成されていてもよ
い。

【００３６】その他、本発明の要旨を変更しない範囲で
種々の設計変更を施すことが可能である。

【００３７】

【発明の効果】以上のように本発明の不揮発性半導体記
憶装置によれば、セレクトトランジスタのゲートの側部
に細く形成した側壁スペーサを電荷保持用絶縁膜として
機能させるようにしているので、チャネル領域上に形成
される上記セレクトトランジスタのゲートは充分に大き
な断面積を有することができる。したがって、このセレ
クトトランジスタのゲートは充分に低い抵抗値を有する
ことができるから、記憶情報の読出を高速に行うことが
できる。

【００３８】しかも、１つのトランジスタ形成領域に、
メモリトランジスタとセレクトトランジスタとの２つの
トランジスタを形成しているので、小さな面積に形成す
ることができ、高集積化にも有利である。また、電荷保
持用の側壁スペーサは、ゲートの側部に細く形成されて
いるから、ホットエレクトロンまたはホットホールの注
入により安定な記憶を行わせることができ、この結果、
トンネル絶縁膜を厚く形成することができる。これによ
り電荷の散逸を有効に防止して記憶の保持を良好に行わ
せることができる。

【図面の簡単な説明】

【図１】本発明の不揮発性記憶装置の基本構成を示す簡
略化した断面図である。

【図２】本発明の不揮発性半導体記憶装置の一実施例で
あるＥＥＰＲＯＭのセル構造を示す平面図である。

【図３】図２の切断面線Ａ−Ａから見た断面図である。

【図４】上記実施例の記憶装置の一部の等価回路を示す
電気回路図である。

【図５】上記実施例の記憶装置の製造工程を工程順に示
す断面図である。

【図６】上記実施例の記憶装置の製造工程を工程順に示
す断面図である。

【図７】従来から用いられているスタックゲート構造の
ＥＥＰＲＯＭのセル構造を示す断面図である。

【図８】ＳＩＳＯＳ構造をトラップ型のメモリトランジ
スタに適用した例を示す断面図である。

【符号の説明】

１ Ｎ型シリコン基板 ２ Ｐ型ウェル ６ トンネル酸化膜 ７ａ 側壁スペーサ ８ 絶縁膜 ９ ゲート酸化膜 １０ａ 共通ゲート １１ ドレイン拡散層（第１の不純物拡散領域） １２ ソース拡散層（第２の不純物拡散領域） ５０ 半導体基板 ５１ トンネル絶縁膜 ５２ 側壁スペーサ ５３ 第１の不純物拡散領域 ５４ 第２の不純物拡散領域 ５５ セレクトトランジスタのゲート ５６ 絶縁膜 ５７ メモリトランジスタのコントロールゲート ＭＴｒ メモリトランジスタ ＳＴｒ セレクトトランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】トンネル絶縁膜を介した電荷保持用絶縁膜
   への電荷の注入・放出により不揮発な記憶を行うメモリ
   トランジスタと、このメモリトランジスタの選択を行う
   セレクトトランジスタとを有する不揮発性半導体記憶装
   置において、 半導体基板にチャネル領域を挟んで形成され、上記メモ
   リトランジスタおよびセレクトトランジスタのドレイン
   およびソースを兼用する第１の不純物拡散領域および第
   ２の不純物拡散領域と、 上記半導体基板のチャネル領域上に形成された上記セレ
   クトトランジスタのゲートと、 このゲートのドレイン側の側部に設けられ、上記電荷保
   持用絶縁膜として作用する側壁スペーサと、 この側壁スペーサの近傍に絶縁膜を介して配置された、
   上記メモリトランジスタのコントロールゲートとを含む
   ことを特徴とする不揮発性半導体記憶装置。