JPH05267935A

JPH05267935A - 半導体集積回路用発振回路

Info

Publication number: JPH05267935A
Application number: JP4064142A
Authority: JP
Inventors: Yoshihiko Koike; 良彦小池
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-19
Filing date: 1992-03-19
Publication date: 1993-10-15
Anticipated expiration: 2016-08-13
Also published as: JP3197601B2

Abstract

(57)【要約】【目的】本発明は、半導体集積回路用発振回路に関
し、増幅用インバータのサイズを可変にすることによ
り、半導体集積回路内の発振回路の面積を小さくでき、
余分な電力を消費することなく、安定した発振を得るこ
とができる半導体集積回路用発振回路を提供することを
目的とする。【構成】増幅用インバータ４０を含む半導体集積回路
用発振回路において、前記増幅用インバータ４０は、複
数のトランジスタ組５８，６０，６２を備え、使用する
発振周波数に基づき、複数のトランジスタ組５８，６
０，６２のうち１又は２以上の組が選択使用されること
を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路用発振
回路に関する。近年、ＬＳＩは様々な産業で使用され、
その用途も多岐にわたっている。ＬＳＩを発振回路に使
用する際に、同一のＬＳＩであっても発振周波数は１つ
とは限られず、様々の周波数で使用されている。このた
め、周波数に応じて、発振回路内の増幅用インバータの
増幅度を変えて使用する必要がある。

【０００２】

【従来の技術】図９には、発振回路の構成が示されてい
る。図９（Ａ）において、ＩＣ内部では、増幅用インバ
ータ１０と自己バイアス用抵抗１２とが並列接続される
とともに、ＩＣの端子１４，１６に接続されている。Ｉ
Ｃ外部では、水晶振動子１８が前記端子１４，１６に接
続されるとともに、コンデンサ２０，２２を介して接地
されている。ＩＣ内部で、前記端子１６には、インバー
タ２４が接続されており、該インバータ２４から、所定
周波数の発振信号２６が出力される。

【０００３】

【発明が解決しようとする課題】上記図９（Ａ）の発振
回路において、インバータ１０のサイズは、使用する周
波数にかかわらず、固定であるので、次のような問題が
あった。

【０００４】まず、周波数が高い場合について考える
と、この場合には、図１０の発振回路の負性抵抗特性に
示されるように、負性抵抗の絶対値は大きくなり、この
ため、発振回路は発振し難くなる。これを防ぐため、周
波数が高い場合には、インバータ１０のサイズを大きく
することが必要である。

【０００５】一方、周波数が低い場合について考える
と、この場合には、発振回路は発振し易いが、電源側か
らインバータ１０を通って接地側に流れる貫通電流が大
きい。詳述すると、図９（Ｂ）には、インバータ１０の
構成が示され、周波数が低い場合には、電源Ｖ_CC側から
Ｐ型トランジスタ２８、Ｎ型トランジスタ３０を通り接
地側に流れる貫通電流３２が大きくなる。このように、
接地側に流れ込む貫通電流３２が大きいと、接地レベル
が上昇し、ＩＣ内部のＭＯＳトランジスタのしきい値を
変化させるという問題がある。これを防ぐため、周波数
が低い場合には、インバータ１０のサイズを小さくする
ことが必要である。

【０００６】以上のように、発振回路のインバータ１０
のサイズが固定であると、周波数が高い場合、周波数が
低い場合に、問題があり、使用する周波数に応じて、イ
ンバータ１０のサイズを変えることが必要である。

【０００７】上記問題点に対処するために、特開昭６３
−８２１０８号公報に示される発振回路用半導体集積回
路では、相互コンダクタンスの異なる複数のインバータ
をＩＣ内に設け、使用する周波数に応じて、複数のイン
バータのうちの１つのインバータを選択使用していた。
すなわち、周波数が高い場合には、相互コンダクタンス
の大きいインバータが選択使用され、一方、周波数が低
い場合には、相互コンダクタンスの小さいインバータが
選択使用され、これにより、広範囲の周波数にわたっ
て、安定した発振が得られるようになっている。

【０００８】ところが、上記公報の構成では、ＩＣ内部
に相互コンダクタンスの異なる複数のインバータを予め
設けるため、ＩＣのチップサイズが大きくなるという問
題があった。従って、ＩＣのチップサイズを小さくする
とともに、低消費電力化を達成する必要がある。

【０００９】そこで、本発明の目的は、増幅用インバー
タのサイズを可変にすることにより、半導体集積回路内
の発振回路の面積を小さくでき、余分な電力を消費する
ことなく、安定した発振を得ることができる半導体集積
回路用発振回路を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、増幅用インバ
ータ（４０）を含む半導体集積回路用発振回路におい
て、前記増幅用インバータ（４０）は、複数のトランジ
スタ組（５８，６０，６２）を備え、使用する発振周波
数に対応して、複数のトランジスタ組（５８，６０，６
２）のうち１又は２以上の組が選択的に並列接続される
ことによりトランジスタサイズを可変としたことを特徴
とする。

【００１１】図１には、本発明の原理による発振回路が
示されている。図１（Ａ）において、ＩＣ内部では、増
幅用インバータ４０と自己バイアス用抵抗４２とが並列
接続されるとともに、ＩＣの端子４４，４６に接続され
ている。ＩＣ外部では、水晶振動子４８が前記端子４
４，４６に接続されるとともに、コンデンサ５０，５２
を介して接地されている。ＩＣ内部で、前記端子４６に
は、インバータ５４が接続されており、該インバータ５
４から、所定周波数の発振信号５６が出力される。

【００１２】そして、図１（Ｂ）には、前記インバータ
４０の構成が示されている。図１（Ｂ）において、イン
バータ４０は、３つのトランジスタ組５８，６０，６２
を含み、第１のトランジスタ組５８は、Ｐ型トランジス
タ５８ａ、Ｎ型トランジスタ５８ｂを備え、該トランジ
スタ５８ａ，５８ｂのゲートは、ともに、入力信号ＩＮ
に接続されている。第２のトランジスタ組６０は、Ｐ型
トランジスタ６０ａ、Ｎ型トランジスタ６０ｂを備え、
トランジスタ６０ａのゲートは、スイッチ６０ｃを介し
て入力信号ＩＮあるいは電源Ｖ_CCに切換接続され、トラ
ンジスタ６０ｂのゲートは、スイッチ６０ｄを介して入
力信号ＩＮあるいは接地側に切換接続される。同様にし
て、第３のトランジスタ組６２は、Ｐ型トランジスタ６
２ａ、Ｎ型トランジスタ６２ｂを備え、トランジスタ６
２ａのゲートは、スイッチ６２ｃを介して入力信号ＩＮ
あるいは電源Ｖ_CCに切換接続され、トランジスタ６２ｂ
のゲートは、スイッチ６２ｄを介して入力信号ＩＮある
いは接地側に切換接続される。

【００１３】

【作用】上記図１（Ｂ）のインバータにおいて、第２の
トランジスタ組６０のスイッチ６０ｃ，６０ｄ、及び、
第３のトランジスタ組６２のスイッチ６２ｃ，６２ｄの
切換により、インバータ４０のサイズ（トランジスタサ
イズ）を変えることができる。

【００１４】すなわち、第２のトランジスタ組６０のト
ランジスタ６０ａ，６０ｂのゲートがそれぞれ電源
Ｖ_CC、接地側に接続され、同様にして、第３のトランジ
スタ組６２のトランジスタ６２ａ，６２ｂのゲートがそ
れぞれ電源Ｖ_CC、接地側に接続されている場合には、第
１のトランジスタ組５８のみが選択状態であり、第２の
トランジスタ組６０及び第３のトランジスタ組６２が非
選択状態である。従って、インバータ４０のサイズは、
第１のトランジスタ組５８により定められる。

【００１５】また、第２のトランジスタ組６０のトラン
ジスタ６０ａ，６０ｂのゲートがともに入力信号ＩＮに
接続されているが、第３のトランジスタ組６２のトラン
ジスタ６２ａ，６２ｂのゲートがそれぞれ電源Ｖ_CC、接
地側に接続されている場合には、第１のトランジスタ組
５８及び第２のトランジスタ組６０が選択状態であり、
第３のトランジスタ組６２が非選択状態である。従っ
て、インバータ４０のサイズは、第１のトランジスタ組
５８及び第２のトランジスタ組６０により定められる。

【００１６】更に、第２のトランジスタ組６０のトラン
ジスタ６０ａ，６０ｂのゲートがともに入力信号ＩＮに
接続され、同様にして、第３のトランジスタ組６２のト
ランジスタ６２ａ，６２ｂのゲートがともに入力信号Ｉ
Ｎに接続されている場合には、第１のトランジスタ組５
８、第２のトランジスタ組６０、及び、第３のトランジ
スタ組６２の全てが選択状態である。従って、インバー
タ４０のサイズは、これら３つのトランジスタ組５８，
６０，６２により定められる。

【００１７】以上のように、第２のトランジスタ組６０
のスイッチ６０ｃ，６０ｄ、及び、第３のトランジスタ
組６２のスイッチ６２ｃ，６２ｄの切換により、インバ
ータ４０のサイズを変えることができるので、使用する
発振周波数に応じて、最適なインバータのサイズを選択
することができる。

【００１８】また、異なる種類の複数のインバータを設
ける場合と比較して、半導体集積回路内の発振回路の面
積を小さくでき、余分な電力を消費することがなく、安
定した発振を得ることができる。

【００１９】

【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。図２には、本発明の実施例による発振回路
のインバータが示されている。

【００２０】図２のインバータは、前記図１（Ｂ）のイ
ンバータと同様の構成であり、使用する発振周波数に応
じて、第２のトランジスタ組６０のスイッチ６０ｃ，６
０ｄ、及び、第３のトランジスタ組６２のスイッチ６２
ｃ，６２ｄを切り換え、インバータのサイズを変えるこ
とができる。すなわち、周波数が低い場合には、第２の
トランジスタ組６０のトランジスタ６０ａ，６０ｂのゲ
ートがそれぞれ電源Ｖ_CC、接地側に接続され、同様にし
て、第３のトランジスタ組６２のトランジスタ６２ａ，
６２ｂのゲートがそれぞれ電源Ｖ_CC、接地側に接続さ
れ、第１のトランジスタ組５８のみが選択状態である。
従って、インバータのサイズは、第１のトランジスタ組
５８により定められ、最小のサイズになる。

【００２１】また、周波数が高い場合には、第２のトラ
ンジスタ組６０のトランジスタ６０ａ，６０ｂのゲート
がともに入力信号ＩＮに接続され、第１のトランジスタ
組５８及び第２のトランジスタ組６０の両者が選択状態
になる。従って、インバータのサイズは、第１のトラン
ジスタ組５８及び第２のトランジスタ組６０により定め
られ、大サイズになる。

【００２２】周波数が更に高い場合には、第２のトラン
ジスタ組６０のトランジスタ６０ａ，６０ｂのゲートが
ともに入力信号ＩＮに接続され、同様にして、第３のト
ランジスタ組６２のトランジスタ６２ａ，６２ｂのゲー
トがともに入力信号ＩＮに接続され、３つの第１のトラ
ンジスタ組５８、第２のトランジスタ組６０、及び、第
３のトランジスタ組６２の全てが選択状態になる。従っ
て、インバータのサイズは、第１のトランジスタ組５
８、第２のトランジスタ組６０、及び、第３のトランジ
スタ組６２により定められ、最大のサイズになる。

【００２３】以上のように、図２のインバータによれ
ば、スイッチ６０ｃ，６０ｄ，６２ｃ，６２ｄの切換に
より、使用する発振周波数に応じて、インバータのサイ
ズを変えることができ、すなわち、周波数が大きくなる
のに従って、インバータのサイズを大きくすることがで
きる。

【００２４】なお、図２のインバータにおいては、３つ
のトランジスタ組５８，６０，６２が設けられている
が、インバータのトランジスタ組は３つに限られず、２
つあるいは４つ以上であってもよい。

【００２５】上記図２のインバータにおいて、スイッチ
６０ｃ，６０ｄ，６２ｃ，６２ｄは配線のマスクによる
マスクオプションで構成してもよく、ＲＯＭデータとし
て記憶させてもよく、あるいは外部端子により選択でき
るようにしてもよい。以下、発振回路のインバータのト
ランジスタサイズを切り換えるための構成を説明する。

【００２６】まず、図３には、インバータのトランジス
タサイズをマスクオプションで切り換える第１構成が示
されている。図３（Ａ）において、インバータは、３つ
のトランジスタ組６４，６６，６８を含み、第１のトラ
ンジスタ組６４は、Ｐ型トランジスタ６４ａ、Ｎ型トラ
ンジスタ６４ｂを備え、同様にして、第２のトランジス
タ組６６は、Ｐ型トランジスタ６６ａ、Ｎ型トランジス
タ６６ｂを備え、第３のトランジスタ組６８は、Ｐ型ト
ランジスタ６８ａ、Ｎ型トランジスタ６８ｂを備える。
前記トランジスタ６４ａ，６４ｂ，６６ａ，６６ｂ，６
８ａ，６８ｂのゲートは、入力信号ＩＮに接続され、第
１のトランジスタ組６４のトランジスタ６４ａ，６４ｂ
の結合部６４ｃ、及び、第２のトランジスタ組６６のト
ランジスタ６６ａ，６６ｂの結合部６６ｃは、スイッチ
７０を介して出力側ＯＵＴに接続され、また、第３のト
ランジスタ組６８のトランジスタ６８ａ，６８ｂの結合
部６８ｃは、直接に出力側ＯＵＴに接続されている。

【００２７】そして、スイッチ７０がオフ状態の場合に
は、第３のトランジスタ組６８のみが選択状態であり、
インバータのトランジスタサイズは小さい。一方、スイ
ッチ７０がオン状態の場合には、３つのトランジスタ組
６４，６６，６８の全てが選択状態であり、インバータ
のトランジスタサイズは大きく、スイッチ７０がオフの
場合と比較して、３倍のサイズである。

【００２８】上記図３（Ａ）の回路は、図３（Ｂ）の配
線構造で達成される。図３（Ｂ）において、入力信号Ｉ
Ｎ用のポリシリコン層７２には、トランジスタ組６４，
６６，６８用のゲート層７４，７６，７８が直交状態に
て結合されている。符号８０，８２は、それぞれ、Ｐチ
ャネルトランジスタ用領域（拡散層）、Ｎチャネルトラ
ンジスタ用領域（拡散層）を示し、Ｐ型領域８０には、
電源Ｖ _CC用のアルミニウム層８４がコンタクト８４ａ，
８４ｂで結合され、また、Ｎ型領域８２には、接地側Ｖ
_SS用のアルミニウム層８６がコンタクト８６ａ，８６ｂ
で結合されている。符号８８は、出力側ＯＵＴ用のアル
ミニウム層を示し、該出力側アルミニウム層８８は、コ
ンタクト８８ａでＰ型領域８０に結合されるとともに、
コンタクト８８ｂでＮ型領域８２に結合されている。な
お、符号９０は、Ｎ−ｗｅｌｌ境界を示す。

【００２９】以上の構成において、ゲート層７４に沿っ
て、第１のトランジスタ組６４のトランジスタ６４ａ，
６４ｂが形成され、同様にして、ゲート層７６に沿っ
て、第２のトランジスタ組６６のトランジスタ６６ａ，
６６ｂが形成され、ゲート層７８に沿って、第３のトラ
ンジスタ組６８のトランジスタ６８ａ，６８ｂが形成さ
れる。

【００３０】そして、出力側アルミニウム層８８のコン
タクト８８ｃ，８８ｄがそれぞれＰ型領域８０、Ｎ型領
域８２に結合されていない場合には、第３のトランジス
タ組６８のみが選択状態であり、インバータのトランジ
スタサイズは小さい。これは、図３（Ａ）でスイッチ７
０がオフ状態の場合に対応する。一方、出力側のアルミ
ニウム層８８のコンタクト８８ｃ，８８ｄがそれぞれＰ
型領域８０、Ｎ型領域８２に結合されている場合には、
３つのトランジスタ組６４，６６，６８の全てが選択状
態であり、インバータのトランジスタサイズは大きく、
コンタクト８８ｃ，８８ｄが結合されていない場合と比
較して、３倍のサイズである。これは、図３（Ａ）でス
イッチ７０がオンの場合に対応する。

【００３１】以上のように、図３の構成においては、出
力側のアルミニウム層８８のコンタクト８８ｃ，８８ｄ
をＰ型領域８０、Ｎ型領域８２に結合するかあるいは結
合しないかにより、すなわち、マスクオプションによ
り、インバータのトランジスタサイズを変えることがで
きる。

【００３２】次に、図４、図５には、インバータのトラ
ンジスタサイズをマスクオプションで切り換える第２構
成が示され、図４、図５は、それぞれ、トランジスタサ
イズが大の場合、小の場合を示す。なお、図４（Ａ）、
図５（Ａ）の回路は、前述した図２の回路と同様である
ので、図４（Ａ）、図５（Ｂ）において、図２の回路と
同一部分には同一符号を付して説明を省略する。

【００３３】まず、図４（Ａ）では、スイッチ６０ｃ，
６０ｄ，６２ｃ，６２ｄが全て入力信号ＩＮ側に切り換
えられているので、３つのトランジスタ組５８，６０，
６２の全てが選択状態である。従って、インバータのト
ランジスタサイズは、３つのトランジスタ組５８，６
０，６２により定められ、トランジスタサイズは大であ
る。

【００３４】上記図４（Ａ）の回路は、図４（Ｂ）の配
線構造で達成される。図４（Ｂ）において、入力信号Ｉ
Ｎ用のポリシリコン層９２には、トランジスタ組５８，
６０，６２用のポリシリコンゲート層９４，９６，９８
が直交状態にて配置され、ゲート層９４，９６，９８
は、それぞれ、コンタクト９４ａ，９６ａ，９８ａでポ
リシリコン層９２に結合されている。符号１００，１０
２は、それぞれ、Ｐチャネルトランジスタ用領域（拡散
層）、Ｎチャネルトランジスタ用領域（拡散層）を示
し、Ｐ型領域１００には、電源Ｖ_CC用のアルミニウム層
１０４がコンタクト１０４ａ，１０４ｂで結合され、ま
た、Ｎ型領域１０２には、接地側Ｖ_SS用のアルミニウム
層１０６がコンタクト１０６ａ，１０６ｂで結合されて
いる。符号１０８は、出力側ＯＵＴ用のアルミニウム層
を示し、該アルミニウム層１０８は、コンタクト１０８
ａ，１０８ｂでＰ型領域１００に結合されるとともに、
コンタクト１０８ｃ，１０８ｄでＮ型領域１０２に結合
されている。なお、符号１１０は、Ｎ−ｗｅｌｌ境界を
示す。

【００３５】以上の構成において、ゲート層９４に沿っ
て、第１のトランジスタ組５８のトランジスタ５８ａ，
５８ｂが形成され、同様にして、ゲート層９６に沿っ
て、第２のトランジスタ組６０のトランジスタ６０ａ，
６０ｂが形成され、ゲート層９８に沿って、第３のトラ
ンジスタ組６２のトランジスタ６２ａ，６２ｂが形成さ
れる。

【００３６】そして、第２のトランジスタ組６０、第３
のトランジスタ組６２のゲート層９６，９８がそれぞれ
コンタクト９６ａ，９８ａを介して入力信号ＩＮ用のポ
リシリコン層９２に結合されているので、３つのトラン
ジスタ組５８，６０，６２は全て選択状態である。従っ
て、インバータのトランジスタサイズは、３つのトラン
ジスタ組５８，６０，６２により定められ、トランジス
タサイズは大である。

【００３７】次に、図５（Ａ）では、スイッチ６０ｃ，
６２ｃが電源Ｖ_CC側に切り換えられ、且つ、スイッチ６
０ｄ，６２ｄが接地側に切り換えられているので、第１
のトランジスタ組５８のみが選択状態である。従って、
インバータのトランジスタサイズは、第１のトランジス
タ組５８により定められ、トランジスタサイズは小であ
る。

【００３８】上記図５（Ａ）の回路は、図５（Ｂ）の配
線構造で達成される。図５（Ｂ）において、入力信号Ｉ
Ｎ用のポリシリコン層９２には、第１のトランジスタ組
５８用のポリシリコンゲート層９４が直交状態にて配置
され、ゲート層９４は、ポリシリコン層９２に結合され
ている。なお、第２のトランジスタ組６０用のポリシリ
コンゲート層９６−１，９６−２、及び、第３のトラン
ジスタ組６２用のポリシリコンゲート層９８−１，９８
−２は、前記ポリシリコンゲート層９４に平行に配置さ
れている。符号１００，１０２は、それぞれ、Ｐチャネ
ル用領域（拡散層）、Ｎチャネル用領域（拡散層）を示
し、Ｐ型領域１００には、電源Ｖ_CC用のアルミニウム層
１０４がコンタクト１０４ａ，１０４ｂで結合され、ま
た、Ｎ型領域１０２には、接地側Ｖ_SS用のウルミニウム
層１０６がコンタクト１０６ａ，１０６ｂで結合されて
いる。符号１０８は、出力側ＯＵＴ用のアルミニウム層
を示し、該アルミニウム層１０８は、コンタクト１０８
ａ，１０８ｂでＰ型領域１００に結合されるとともに、
コンタクト１０８ｃ，１０８ｄでＮ型領域１０２に結合
されている。また、前記ゲート層９６−１，９８−１
は、コンタクト９６−１ａ，９８−１ａでアルミニウム
層１０４に結合され、前記ゲート層９６−２，９８−２
は、コンタクト９６−２ａ，９８−２ａでアルミニウム
層１０６に結合されている。なお、符号１１０は、Ｎ−
ｗｅｌｌ境界を示す。

【００３９】以上の構成において、ゲート層９４に沿っ
て、第１のトランジスタ組５８のトランジスタ５８ａ，
５８ｂが形成される。また、ゲート層９６−１，９６−
２に沿って、第２のトランジスタ組６０のトランジスタ
６０ａ，６０ｂが形成され、同様にして、ゲート層９８
−１，９８−２に沿って、第３のトランジスタ組６２の
トランジスタ６２ａ，６２ｂが形成される。

【００４０】そして、第２のトランジスタ組６０のトラ
ンジスタ６０ａ，６０ｂのゲート層９６−１，９６−２
は、それぞれ、コンタクト９６−１ａ，９６−２ａを介
して、アルミニウム層１０４，１０６に結合され、同様
にして、第３のトランジスタ組６２のトランジスタ６２
ａ，６２ｂのゲート層９８−１，９８−２は、それぞれ
コンタクト９８−１ａ，９８−２ａを介して、アルミニ
ウム層１０４，１０６に結合される。従って、第２のト
ランジスタ組６０及び第３のトランジスタ組６２は非選
択状態であり、第１のトランジスタ組５８のみが選択状
態である。それゆえ、インバータのトランジスタサイズ
は、第１のトランジスタ組５８により定められ、トラン
ジスタサイズは小である。

【００４１】上記図４（Ｂ）の配線構造と図５（Ｂ）の
配線構造とを比較すると、ポリシリコンゲート層９２及
びゲート層９４，９６，９８用のマスク、並びに、ゲー
ト層９６，９８のためのコンタクト用のマスクの計２枚
のマスクを切り換えることにより、インバータのトラン
ジスタサイズを変えることができることが理解される。

【００４２】次に、図６には、インバータのトランジス
タサイズをマスクオプションで切り換える第３の構成が
示され、図６の配線構造は、前述した図２の回路に対応
する。

【００４３】図６において、入力信号ＩＮ用のポリシリ
コン層１１２の一部分１１２ａ，１１２ｂと平行に、第
１のトランジスタ組５８用のポリシリコンゲート層１１
４−１，１１４−２、第２のトランジスタ組６０用のポ
リシリコンゲート層１１６−１，１１６−２、第３のト
ランジスタ組６２用のポリシリコンゲート層１１８−
１，１１８−２が配置されている。符号１２０，１２２
は、それぞれ、Ｐチャネル用領域（拡散層）、Ｎチャネ
ル用領域（拡散層）を示し、Ｐ型領域１２０には、電源
Ｖ_CC用のアルミニウム層１２４がコンタクト１２４ａ，
１２４ｂで結合され、また、Ｎ型領域１２２には、接地
側Ｖ_SS用のアルミニウム層１２６がコンタクト１２６
ａ，１２６ｂで結合されている。符号１２８は、出力側
ＯＵＴ用のアルミニウム層を示し、該アルミニウム層１
２８は、コンタクト１２８ａ，１２８ｂでＰ型領域１２
０に結合されるとともに、コンタクト１２８ｃ，１２８
ｄでＮ型領域１２２に結合されている。なお、符号１３
０は、Ｎ−ｗｅｌｌ境界を示す。

【００４４】以上の構成において、ゲート層１１４−
１，１１４−２に沿って、第１のトランジスタ組５８の
トランジスタ５８ａ，５８ｂが形成され、同様にして、
ゲート層１１６−１，１１６−２に沿って、第２のトラ
ンジスタ組６０のトランジスタ６０ａ，６０ｂが形成さ
れ、ゲート層１１８−１，１１８−２に沿って、第３の
トランジスタ組６２のトランジスタ６２ａ，６２ｂが形
成される。

【００４５】そして、第２のトランジスタ組６０のゲー
ト層１１６−１及び第３のトランジスタ組６２のゲート
層１１８−１をそれぞれコンタクト１１６−１ａ，１１
８−１ａで入力信号ＩＮ用のポリシリコン層１１２に結
合し、且つ、第２のトランジスタ組６０のゲート層１１
６−２及び第３のトランジスタ組６２のゲート層１１８
−２をそれぞれコンタクト１１６−２ａ，１１８−２ａ
で入力信号ＩＮ用のポリシリコン層１１２に結合した場
合には、３つのトランジスタ組５８，６０，６２は全て
選択状態である。従って、インバータのトランジスタサ
イズは、３つのトランジスタ組５８，６０，６２により
定められ、トランジスタサイズは大である。

【００４６】一方、第２のトランジスタ組６０のゲート
層１１６−１及び第３のトランジスタ組６２のゲート層
１１８−１をそれぞれコンタクト１１６−１ｂ，１１８
−１ｂでアルミニウム層１２４に結合し、且つ、第２の
トランジスタ組６０のゲート層１１６−２及び第３のト
ランジスタ組６２のゲート層１１８−２をそれぞれコン
タクト１１６−２ｂ，１１８−２ｂでアルミニウム層１
２６に結合した場合には、第２のトランジスタ組６０及
び第３のトランジスタ組６２は非選択状態であり、第１
のトランジスタ組５８のみが選択状態である。従って、
インバータのサイズは、第１のトランジスタ組５８によ
り定められ、トランジスタのサイズは小である。

【００４７】上記図６の配線構造では、第２のトランジ
スタ組６０のゲート層１１６−１，１１６−２及び第３
のトランジスタ組６２のゲート層１１８−１，１１８−
２のコンタクトの位置を変えることにより、すなわち、
ゲート層１１６−１，１１６−２，１１８−１，１１８
−２のためのコンタクト用のマスクを切り換えることに
より（コンタクト用の１枚のマスクを切り換えることに
より）、インバータのトランジスタサイズを変えること
ができる。

【００４８】次に、図７には、インバータのトランジス
タサイズをＲＯＭデータで切り換える構成が示されてい
る。図７（Ａ）には、インバータの回路図が示され、イ
ンバータは、第１のトランジスタ組１３２及び第２のト
ランジスタ組１３４を含む。第１のトランジスタ組１３
２は、Ｐ型トランジスタ１３２ａ及びＮ型トランジスタ
１３２ｂを含み、同様にして、第２のトランジスタ組１
３４は、Ｐ型トランジスタ１３４ａ及びＮ型トランジス
タ１３４ｂを含む。第１のトランジスタ組１３２のトラ
ンジスタ１３２ａ，１３２ｂの結合部１３２ｃ及び第２
のトランジスタ組１３４のトランジスタ１３４ａ，１３
４ｂの結合部１３４ｃは、出力側ＯＵＴに結合されてい
る。

【００４９】符号１３６は、第１のトランジスタ組１３
４のための制御回路を示し、該制御回路１３６は、４つ
のＮ型トランジスタ１３８ａ，１３８ｂ，１４０ａ，１
４０ｂと、２つのインバータ１４２，１４４と、を含
む。なお、符号ＩＮは、第１のトランジスタ組１３２、
第２のトランジスタ組１３４への入力信号を示し、符号
ＣＯＮＴは、制御回路１３６への制御信号を示す。

【００５０】上記の構成において、制御信号ＣＯＮＴが
“Ｈ”レベルの場合には、トランジスタ１３８ａ，１４
０ａがオフ状態であり、トランジスタ１３８ｂ，１４０
ｂがオン状態であるので、入力信号ＩＮは、トランジス
タ１３８ｂ，１４０ｂを介して、第１のトランジスタ組
１３２のトランジスタ１３２ａ，１３２ｂのゲートに供
給される。従って、この場合には、第１のトランジスタ
組１３２は選択状態である。

【００５１】一方、制御信号ＣＯＮＴが“Ｌ”レベルの
場合には、トランジスタ１３８ａ，１４０ａがオン状態
であり、トランジスタ１３８ｂ，１４０ｂがオフ状態で
あるので、電源Ｖ_CCは、トランジスタ１３８ａを介し
て、第１のトランジスタ組１３２のトランジスタ１３２
ａのゲートに供給され、且つ、接地側は、トランジスタ
１４０ａを介して、第１のトランジスタ１３２のトラン
ジスタ１３２ｂのゲートに供給される。従って、この場
合には、第１のトランジスタ組１３２は、非選択状態で
ある。

【００５２】以上のように、制御回路１３６への制御信
号ＣＯＮＴのレベルを切り換えることにより、第１のト
ランジスタ組１３２を選択状態あるいは非選択状態に切
り換えることができる。

【００５３】そして、第２のトランジスタ組１３４に
も、前記制御回路１３６と同様の第２の制御回路（図示
せず）が接続されており、第２の制御回路により、第２
のトランジスタ組１３４を選択状態あるいは非選択状態
に切り換えることができる。

【００５４】従って、図７（Ａ）のインバータによれ
ば、制御回路１３６及び第２の制御回路により、第１の
トランジスタ組１３２及び第２のトランジスタ組１３４
を選択状態あるいは非選択状態に切り換え、インバータ
のトランジスタサイズを変えることができる。すなわ
ち、トランジスタ組１３２，１３４のうちいずれか一方
のみが選択状態の場合には、インバータのトランジスタ
サイズは小さく、これに対し、トランジスタ組１３２，
１３４の両者が選択状態の場合には、インバータのトラ
ンジスタサイズは大きい。

【００５５】前記制御回路１３６への制御信号ＣＯＮＴ
は、ＲＯＭデータの出力としてもよいし、あるいは、Ｉ
Ｃの外部端子から供給してもよい。そして、図７（Ｂ）
には、ＲＯＭデータの例が示されている。図７（Ｂ）に
おいて、トランジスタ１４６，１４８のうちいずれか一
方は、エンハンスメント型あるいはデプレッション型の
トランジスタであり、これにより、トランジスタ１４
６，１６８の結合部１５０からの制御信号ＣＯＮＴは、
“Ｈ”レベルあるいは“Ｌ”レベルである。

【００５６】以上説明してきた実施例では、発振回路内
のインバータに本発明を適用したが、本発明、インバー
タの代わりにＮＡＮＤ回路あるいはＮＯＲ回路を含む発
振回路にも適用可能である。すなわち、図８には、本発
明の他の実施例による半導体素子が示され、図８（Ａ）
はＮＡＮＤ回路を示し、図８（Ｂ）は、ＮＯＲ回路を示
す。なお、ＮＡＮＤ回路あるいはＮＯＲ回路を使用する
場合には、消費電力を低減できるという利点がある。

【００５７】まず、図８（Ａ）において、ＮＡＮＤ回路
は、第１のトランジスタ組１５２，１５２′、第２のト
ランジスタ組１５４，１５４′、第３のトランジスタ組
１５６，１５６′を含み、また、符号Ａ１，Ａ２は入力
信号を示し、符号Ｂは出力信号を示す。第１のトランジ
スタ組１５２は、Ｐ型トランジスタ１５２ａ、Ｎ型トラ
ンジスタ１５２ｂ，１５２ｃを備え、第１のトランジス
タ組１５２′は、Ｐ型トランジスタ１５２′ａを備え
る。また、第２のトランジスタ組１５４は、Ｐ型トラン
ジスタ１５４ａ、Ｎ型トランジスタ１５４ｂ，１５４ｃ
を備え、第２のトランジスタ組１５４′は、Ｐ型トラン
ジスタ１５４′ａを備え該トランジスタ１５４ａ，１５
４ｂ，１５４ｃ，１５４′ａのゲートは、それぞれ、ス
イッチ１５８ａ，１５８ｂ，１５８ｃ，１５８′ａによ
り、その入力が切り換えられるようになっている。同様
にして、第３のトランジスタ組１５６は、Ｐ型トランジ
スタ１５６ａ、Ｎ型トランジスタ１５６ｂ，１５６ｃを
備え、第３のトランジスタ組１５６′は、Ｐ型トランジ
スタ組１５６′ａを備え、該１５６ａ，１５６ｂ，１５
６ｃ，１５６′ａのゲートは、それぞれ、スイッチ１６
０ａ，１６０ｂ，１６０ｃ，１６０′ａにより、その入
力が切り換えられるようになっている。

【００５８】上記の構成において、スイッチ１５８ａ，
１５８ｂ，１５８ｃ，１５８′ａ及びスイッチ１６０
ａ，１６０ｂ，１６０ｃ，１６０′ａの切り換えによ
り、ＮＡＮＤ回路のトランジスタサイズが変えられる。

【００５９】すなわち、第２のトランジスタ組１５４，
１５４′及び第３のトランジスタ組１５６，１５６′の
両者が非選択状態である場合には、第１のトランジスタ
組１５２，１５２′のみが選択状態であり、ＮＡＮＤ回
路のトランジスタサイズは、第１のトランジスタ組１５
２，１５２′により定まり、トランジスタサイズは小さ
い。また、第２のトランジスタ組１５４，１５４′ある
いは第３のトランジスタ組１５６，１５６′のうちいず
れか一方のみ例えば第２のトランジスタ組１５４，１５
４′が選択状態である場合には、第１のトランジスタ組
１５２，１５２′及び第２のトランジスタ組１５４，１
５４′が選択状態であり、ＮＡＮＤ回路のトランジスタ
サイズは、第１のトランジスタ組１５２，１５２′及び
第２のトランジスタ組１５４，１５４′により定まり、
トランジスタサイズは大きい。更に、第２のトランジス
タ組１５４，１５４′及び第３のトランジスタ組１５
６，１５６′の両者が選択状態である場合には、３つの
トランジスタ組１５２，１５２′；１５４，１５４′；
１５６，１５６′が全て選択状態であり、ＮＡＮＤ回路
のトランジスタサイズは、これら３つのトランジスタ組
１５２，１５２′；１５４，１５４′；１５６，１５
６′により定まり、トランジスタサイズは最大である。

【００６０】次に、図８（Ｂ）において、ＮＯＲ回路
は、第１のトランジスタ組１６２，１６２′、第２のト
ランジスタ組１６４，１６４′、第３のトランジスタ組
１６６，１６６′を含み、また、符号Ａ１，Ａ２は入力
信号を示し、符号Ｂは出力信号を示す。第１のトランジ
スタ組１６２は、Ｐ型トランジスタ１６２ａ，１６２
ｂ、Ｎ型トランジスタ１６２ｃを備え、第１のトランジ
スタ組１６２′は、Ｎ型トランジスタ１６２′ａを備え
る。また、第２のトランジスタ組１６４は、Ｐ型トラン
ジスタ１６４ａ，１６４ｂ、Ｎ型トランジスタ１６４ｃ
を備え、第２のトランジスタ組１６４′は、Ｎ型トラン
ジスタ１６４′ａを備え、該トランジスタ１６４ａ，１
６４ｂ，１６４ｃ，１６４′ａのゲートは、それぞれ、
スイッチ１６８ａ，１６８ｂ，１６８ｃ，１６８′ａに
より、その入力が切り換えられるようになっている。同
様にして、第３のトランジスタ組１６６は、Ｐ型トラン
ジスタ１６６ａ，１６６ｂ、Ｎ型トランジスタ１６６ｃ
を備え、第３のトランジスタ組１６６′は、Ｎ型トラン
ジスタ１６６′ａを備え、該トランジスタ１６６ａ，１
６６ｂ，１６６ｃ，１６６′ａのゲートは、それぞれ、
スイッチ１７０ａ，１７０ｂ，１７０ｃ，１７０′ａに
より、その入力が切り換えられるようになっている。

【００６１】上記の構成において、スイッチ１６８ａ，
１６８ｂ，１６８ｃ，１６８′ａ及びスイッチ１７０
ａ，１７０ｂ，１７０ｃ，１７０′ａの切り換えによ
り、ＮＯＲ回路のトランジスタサイズが変えられる。

【００６２】すなわち、第２のトランジスタ組１６４，
１６４′及び第３のトランジスタ組１６６，１６８′の
両者が非選択状態である場合には、第１のトランジスタ
組１６２，１６２′のみが選択状態であり、ＮＯＲ回路
のトランジスタサイズは、第１のトランジスタ組１６
２，１６２′により定まり、トランジスタサイズは小さ
い。また、第２のトランジスタ組１６４，１６４′ある
いは第３のトランジスタ組１６６，１６６′のうちいず
れか一方のみ例えば第２のトランジスタ組１６４，１６
４′が選択状態である場合には、第１のトランジスタ組
１６２，１６２′及び第２のトランジスタ組１６４，１
６４′が選択状態であり、ＮＯＲ回路のトランジスタサ
イズは、第１のトランジスタ組１６２，１６２′及び第
２のトランジスタ組１６４，１６４′により定まり、ト
ランジスタサイズは大きい。更に、第２のトランジスタ
組１６４，１６４′及び第３のトランジスタ組１６６，
１６６′の両者が選択状態である場合には、３つのトラ
ンジスタ組１６２，１６２′；１６４，１６４′；１６
６，１６６′が全て選択状態であり、ＮＯＲ回路のトラ
ンジスタサイズは、これら３つのトランジスタ組１６
２，１６２′；１６４，１６４′；１６６，１６６′に
より定まり、トランジスタサイズは最大である。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
インバータのサイズを変えることができるので、使用す
る発振周波数に応じて、最適なインバータのサイズを選
択することができる。

【００６４】また、異なる種類の複数のインバータを設
ける場合と比較して、半導体集積回路内の発振回路の面
積を小さくでき、余分な電力を消費することがなく、安
定した発振を得ることができる。

【００６５】なお、本発明は、半導体集積回路用発振回
路内のインバータに適用するだけでなく、ＮＡＮＤ回路
あるいはＮＯＲ回路にも適用することができる。

【図面の簡単な説明】

【図１】本発明の原理による発振回路を示し、（Ａ）は
全体構成を示し、（Ｂ）はインバータの構成を示す。

【図２】本発明の実施例による発振回路のインバータを
示す。

【図３】インバータのトランジスタサイズをマスクオプ
ションで切り換える第１構成を示し、（Ａ）は回路図を
示し、（Ｂ）は配線構造を示す。

【図４】インバータのトランジスタサイズをマスクオプ
ションで切り換える第２構成（トランジスタサイズ大の
場合）を示し、（Ａ）は回路図を示し、（Ｂ）は配線構
造を示す。

【図５】インバータのトランジスタサイズをマスクオプ
ションで切り換える第２構成（トランジスタサイズ小の
場合）を示し、（Ａ）は回路図を示し、（Ｂ）は配線構
造を示す。

【図６】インバータのトランジスタサイズをマスクオプ
ションで切り換える第３構成を示す。

【図７】インバータのトランジスタサイズをＲＯＭデー
タで切り換える構成を示し、（Ａ）は回路図を示し、
（Ｂ）はＲＯＭデータの例を示す。

【図８】本発明の他の実施例による半導体素子を示し、
（Ａ）はＮＡＮＤ回路を示し、（Ｂ）はＮＯＲ回路を示
す。

【図９】発振回路の構成を示し、（Ａ）は全体構成を示
し、（Ｂ）はインバータの構成を示す。

【図１０】発振回路の負性抵抗特性を示す。

【符号の説明】

４０…インバータ５８…第１のトランジスタ組６０…第２のトランジスタ組６２…第３のトランジスタ組

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【手続補正書】

【提出日】平成４年６月１９日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１０

【補正方法】変更

【補正内容】

【図１０】

Claims

【特許請求の範囲】

【請求項１】増幅用インバータ（４０）を含む半導体
集積回路用発振回路において、前記増幅用インバータ（４０）は、複数のトランジスタ
組（５８，６０，６２）を備え、使用する発振周波数に
対応して、複数のトランジスタ組（５８，６０，６２）
のうち１又は２以上の組が選択的に並列接続されること
によりトランジスタサイズを可変としたことを特徴とす
る半導体集積回路用発振回路。
【請求項２】請求項１記載の半導体集積回路用発振回
路において、インバータ（４０）の代わりに、ＮＡＮＤ
回路もしくはＮＯＲ回路が設けられていることを特徴と
する半導体集積回路用発振回路。
【請求項３】請求項１記載の半導体集積回路用発振回
路において、前記インバータ（４０）には水晶振動子
（４８）が接続されていることを特徴とする半導体集積
回路用発振回路。