JPH05268064A - Ｅｃｌゲート回路 - Google Patents
Ｅｃｌゲート回路Info
- Publication number
- JPH05268064A JPH05268064A JP4063450A JP6345092A JPH05268064A JP H05268064 A JPH05268064 A JP H05268064A JP 4063450 A JP4063450 A JP 4063450A JP 6345092 A JP6345092 A JP 6345092A JP H05268064 A JPH05268064 A JP H05268064A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- circuit
- output
- input
- load resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】この発明の目的は、入力波のパルス幅に対する
出力波のパルス幅の変化の温度特性が良好なＥＣＬゲー
ト回路を提供することにある。 【構成】この発明は、第１のゲートの出力端を第２のゲ
ートの入力端に接続し、第１のゲートの入力を回路の入
力、第２のゲートの出力を回路の出力とするＥＣＬゲー
ト回路において、一方端が前記第１のゲートの出力端に
接続される第１の負荷抵抗と、一方端が前記第２のゲー
トの出力端に接続され、他方端が電源端子に接続される
第２の負荷抵抗と、カソード側が前記第１の負荷抵抗の
他方端に接続され、アノード側が接地される１個以上の
ダイオード直列回路と、一方端が電源端子に接続され、
他方端が前記ダイオード直列回路のカソード側に接続さ
れる抵抗とを具備して構成される。
出力波のパルス幅の変化の温度特性が良好なＥＣＬゲー
ト回路を提供することにある。 【構成】この発明は、第１のゲートの出力端を第２のゲ
ートの入力端に接続し、第１のゲートの入力を回路の入
力、第２のゲートの出力を回路の出力とするＥＣＬゲー
ト回路において、一方端が前記第１のゲートの出力端に
接続される第１の負荷抵抗と、一方端が前記第２のゲー
トの出力端に接続され、他方端が電源端子に接続される
第２の負荷抵抗と、カソード側が前記第１の負荷抵抗の
他方端に接続され、アノード側が接地される１個以上の
ダイオード直列回路と、一方端が電源端子に接続され、
他方端が前記ダイオード直列回路のカソード側に接続さ
れる抵抗とを具備して構成される。
Description
【０００１】
【産業上の利用分野】この発明は、例えばデジタル通信
等の高速データ処理ＩＣに使用されるＥＣＬゲート回路
に関する。
等の高速データ処理ＩＣに使用されるＥＣＬゲート回路
に関する。
【０００２】
【従来の技術】従来のＥＣＬゲート回路に図３に示すよ
うな回路がある。図３において、３１は第１の入力端
子、３２は第２の入力端子、３３は出力端子、３４は電
源端子、３５１は第１のゲート、３５２は第２のゲー
ト、３６は第１の負荷抵抗、３７は第２の負荷抵抗、３
８は第２のゲート３５２の未使用入力端子である。
うな回路がある。図３において、３１は第１の入力端
子、３２は第２の入力端子、３３は出力端子、３４は電
源端子、３５１は第１のゲート、３５２は第２のゲー
ト、３６は第１の負荷抵抗、３７は第２の負荷抵抗、３
８は第２のゲート３５２の未使用入力端子である。
【０００３】第１及び第２のゲート３５１，３５２は共
にＥＸ−ＯＲ／ＮＯＲゲートであり、第１のゲート３５
１をＥＸ−ＯＲ、第２のゲート３５２をＥＸ−ＮＯＲゲ
ートとして使用している。但し、第２のゲート３５２
は、未使用入力端子３８が開放されているため、反転回
路である。
にＥＸ−ＯＲ／ＮＯＲゲートであり、第１のゲート３５
１をＥＸ−ＯＲ、第２のゲート３５２をＥＸ−ＮＯＲゲ
ートとして使用している。但し、第２のゲート３５２
は、未使用入力端子３８が開放されているため、反転回
路である。
【０００４】上記回路は、全体としてＥＸ−ＮＯＲ回路
として動作し、また第１の負荷抵抗３６を調整すること
によって、出力端子３３に得られる出力波形のパルス幅
を入力波形のパルス幅に一致させることができるという
特徴を有している。この特徴は、通信機器等で入出力波
形でパルス幅の変化が許されない場合、特に高速信号で
動作するゲート回路において有効となる。
として動作し、また第１の負荷抵抗３６を調整すること
によって、出力端子３３に得られる出力波形のパルス幅
を入力波形のパルス幅に一致させることができるという
特徴を有している。この特徴は、通信機器等で入出力波
形でパルス幅の変化が許されない場合、特に高速信号で
動作するゲート回路において有効となる。
【０００５】しかしながら、上記構成の従来のＥＣＬゲ
ート回路では、良好な温度特性が得られず、温度許容範
囲が極めて狭いという欠点があった。いま、図４（ａ）
に示すように、出力波形のＨレベルが約−０．９Ｖ、Ｌ
レベルが約−１．７Ｖであったとする。ここで、Ｈレベ
ルパルス幅をＴH 、Ｌレベルパルス幅をＴL とする。上
記構成のＥＣＬゲート回路のＨレベルパルス幅の温度特
性は、図３（ｂ）中実線で示すようになり、温度上昇と
共にＨレベルパルス幅ＴH が増大し、許容値を満足する
のは室温（＋２５℃）付近に限られている。
ート回路では、良好な温度特性が得られず、温度許容範
囲が極めて狭いという欠点があった。いま、図４（ａ）
に示すように、出力波形のＨレベルが約−０．９Ｖ、Ｌ
レベルが約−１．７Ｖであったとする。ここで、Ｈレベ
ルパルス幅をＴH 、Ｌレベルパルス幅をＴL とする。上
記構成のＥＣＬゲート回路のＨレベルパルス幅の温度特
性は、図３（ｂ）中実線で示すようになり、温度上昇と
共にＨレベルパルス幅ＴH が増大し、許容値を満足する
のは室温（＋２５℃）付近に限られている。
【０００６】
【発明が解決しようとする課題】以上述べたように従来
のＥＣＬゲート回路では、良好な温度特性が得られず、
温度許容範囲が極めて狭いという欠点があった。
のＥＣＬゲート回路では、良好な温度特性が得られず、
温度許容範囲が極めて狭いという欠点があった。
【０００７】この発明は上記の問題を解決するためにな
されたもので、入力波のパルス幅に対する出力波のパル
ス幅の変化の温度特性が極めて良好で、温度許容範囲を
広くとることのできるＥＣＬゲート回路を提供すること
を目的とする。
されたもので、入力波のパルス幅に対する出力波のパル
ス幅の変化の温度特性が極めて良好で、温度許容範囲を
広くとることのできるＥＣＬゲート回路を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
にこの発明は、第１のゲートの出力端を第２のゲートの
入力端に接続し、第１のゲートの入力を回路の入力、第
２のゲートの出力を回路の出力とするＥＣＬゲート回路
において、一方端が前記第１のゲートの出力端に接続さ
れる第１の負荷抵抗と、一方端が前記第２のゲートの出
力端に接続され、他方端が電源端子に接続される第２の
負荷抵抗と、カソード側が前記第１の負荷抵抗の他方端
に接続され、アノード側が接地される１個以上のダイオ
ード直列回路と、一方端が電源端子に接続され、他方端
が前記ダイオード直列回路のカソード側に接続される抵
抗とを具備を特徴とする。
にこの発明は、第１のゲートの出力端を第２のゲートの
入力端に接続し、第１のゲートの入力を回路の入力、第
２のゲートの出力を回路の出力とするＥＣＬゲート回路
において、一方端が前記第１のゲートの出力端に接続さ
れる第１の負荷抵抗と、一方端が前記第２のゲートの出
力端に接続され、他方端が電源端子に接続される第２の
負荷抵抗と、カソード側が前記第１の負荷抵抗の他方端
に接続され、アノード側が接地される１個以上のダイオ
ード直列回路と、一方端が電源端子に接続され、他方端
が前記ダイオード直列回路のカソード側に接続される抵
抗とを具備を特徴とする。
【０００９】
【作用】上記構成によるＥＣＬゲート回路では、第１の
負荷抵抗のバイアスを、電源電圧をダイオード直列回路
及び抵抗で分圧して得ることにより、第１のゲートの負
荷抵抗に加えるバイアスに対し、ダイオード直列回路に
よって温度補償をかけ、ゲート出力パルス幅の温度に対
する変化を抑制する。
負荷抵抗のバイアスを、電源電圧をダイオード直列回路
及び抵抗で分圧して得ることにより、第１のゲートの負
荷抵抗に加えるバイアスに対し、ダイオード直列回路に
よって温度補償をかけ、ゲート出力パルス幅の温度に対
する変化を抑制する。
【００１０】
【実施例】以下、図１乃至図３を参照してこの発明の一
実施例を説明する。
実施例を説明する。
【００１１】図１はその構成を示すもので、１は第１の
入力端子、２は第２の入力端子、３は出力端子、４は電
源端子、５１は第１のゲート、５２は第２のゲート、６
は第１の負荷抵抗、７は第２の負荷抵抗、８１，８２，
８３はそれぞれダイオード、９は第２のゲート５２の未
使用入力端子である。第１のゲート５１は２入力ＥＸ−
ＯＲであり、第２のゲートは２入力のうち一方を開放と
したＥＸ−ＮＯＲであるため、反転回路として動作す
る。
入力端子、２は第２の入力端子、３は出力端子、４は電
源端子、５１は第１のゲート、５２は第２のゲート、６
は第１の負荷抵抗、７は第２の負荷抵抗、８１，８２，
８３はそれぞれダイオード、９は第２のゲート５２の未
使用入力端子である。第１のゲート５１は２入力ＥＸ−
ＯＲであり、第２のゲートは２入力のうち一方を開放と
したＥＸ−ＮＯＲであるため、反転回路として動作す
る。
【００１２】回路全体としては、等価的にＥＸ−ＮＯＲ
回路であり、第１の負荷抵抗６を調整することによっ
て、出力端子３に得られる出力波形のパルス幅を入力波
形のパルス幅に一致させることができる。これらの特徴
は図３に示した従来回路と同様である。
回路であり、第１の負荷抵抗６を調整することによっ
て、出力端子３に得られる出力波形のパルス幅を入力波
形のパルス幅に一致させることができる。これらの特徴
は図３に示した従来回路と同様である。
【００１３】この回路で特徴とする点は、図３の従来回
路では第１の負荷抵抗３６のバイアスを電源端子３４か
ら直接とっていたのに対し、第１の負荷抵抗６のバイア
スを、電源電圧をダイオード８１〜８３及び抵抗１０で
分圧して得ている点である。
路では第１の負荷抵抗３６のバイアスを電源端子３４か
ら直接とっていたのに対し、第１の負荷抵抗６のバイア
スを、電源電圧をダイオード８１〜８３及び抵抗１０で
分圧して得ている点である。
【００１４】ダイオード８１〜８３は、例えばシリコン
・スイッチング・ダイオードで、順方向電圧が約０．７
Ｖ、順方向電圧の温度変化量が約−１．６ｍＶ／℃の動
作条件に設定されている。
・スイッチング・ダイオードで、順方向電圧が約０．７
Ｖ、順方向電圧の温度変化量が約−１．６ｍＶ／℃の動
作条件に設定されている。
【００１５】このときの出力端子３に得られる出力波形
のＨレベルパルス幅の温度特性は、図４（ｂ）中破線で
示すようになり、使用温度範囲で許容範囲に収めること
ができる。これは、第１の負荷抵抗６に印加する電源電
圧に負の温度特性を持たせ、第１のゲート５１に温度補
償をかけたため、第１のゲート５１の出力パルス幅の温
度変化が抑えられたことによる。
のＨレベルパルス幅の温度特性は、図４（ｂ）中破線で
示すようになり、使用温度範囲で許容範囲に収めること
ができる。これは、第１の負荷抵抗６に印加する電源電
圧に負の温度特性を持たせ、第１のゲート５１に温度補
償をかけたため、第１のゲート５１の出力パルス幅の温
度変化が抑えられたことによる。
【００１６】したがって、上記構成のＥＣＬゲート回路
は、第１のゲート５１の負荷抵抗６に加えるバイアスに
対し、ダイオード８１〜８３によって温度補償をかける
ため、ゲート出力パルス幅の温度に対する変化をほぼ完
全に抑制することができる。図２はこの発明に係る他の
実施例を示すものである。図２において、図１と同一部
分には同一符号を付して示し、ここではその説明を省略
する。
は、第１のゲート５１の負荷抵抗６に加えるバイアスに
対し、ダイオード８１〜８３によって温度補償をかける
ため、ゲート出力パルス幅の温度に対する変化をほぼ完
全に抑制することができる。図２はこの発明に係る他の
実施例を示すものである。図２において、図１と同一部
分には同一符号を付して示し、ここではその説明を省略
する。
【００１７】図２において、２１，２２，２３は第１、
第２、第３のゲート回路ユニットで、図１の回路からダ
イオード８１〜８３及び抵抗１０を取り除いた回路であ
る。２４は電源端子、２５１，２５２，２５３はダイオ
ード、２６は抵抗であり、それぞれ図１の４，８１〜８
３，１０に対応している。
第２、第３のゲート回路ユニットで、図１の回路からダ
イオード８１〜８３及び抵抗１０を取り除いた回路であ
る。２４は電源端子、２５１，２５２，２５３はダイオ
ード、２６は抵抗であり、それぞれ図１の４，８１〜８
３，１０に対応している。
【００１８】図２の回路においては、それぞれゲート回
路ユニット２１〜２３内にある第１の負荷抵抗のバイア
スを共通にし、そのバイアス電圧をダイオード２５１〜
２５３及び抵抗２６の分圧点からとっている。この構成
においても、第１の負荷抵抗に印加する電源電圧に負の
温度特性を持たせ、第１、第２、第３のゲート回路ユニ
ット２１，２２，２３に温度補償をかけたため、第１、
第２、第３のゲート回路ユニット２１，２２，２３の出
力パルス幅の温度変化が抑えることができ、これによっ
てゲート出力パルス幅の温度に対する変化をほぼ完全に
抑制することができる。
路ユニット２１〜２３内にある第１の負荷抵抗のバイア
スを共通にし、そのバイアス電圧をダイオード２５１〜
２５３及び抵抗２６の分圧点からとっている。この構成
においても、第１の負荷抵抗に印加する電源電圧に負の
温度特性を持たせ、第１、第２、第３のゲート回路ユニ
ット２１，２２，２３に温度補償をかけたため、第１、
第２、第３のゲート回路ユニット２１，２２，２３の出
力パルス幅の温度変化が抑えることができ、これによっ
てゲート出力パルス幅の温度に対する変化をほぼ完全に
抑制することができる。
【００１９】尚、上記実施例ではＥＸ−ＯＲ／ＮＯＲゲ
ートの場合について説明したが、他のＥＣＬゲートにつ
いても同様に適用可能である。その他、この発明の要旨
を逸脱しない範囲で種々変形しても、同様に実施可能で
あることはいうまでもない。
ートの場合について説明したが、他のＥＣＬゲートにつ
いても同様に適用可能である。その他、この発明の要旨
を逸脱しない範囲で種々変形しても、同様に実施可能で
あることはいうまでもない。
【００２０】
【発明の効果】以上のようにこの発明によれば、入力波
のパルス幅に対する出力波のパルス幅の変化の温度特性
が極めて良好で、温度許容範囲を広くとることのできる
ＥＣＬゲート回路を提供することができる。
のパルス幅に対する出力波のパルス幅の変化の温度特性
が極めて良好で、温度許容範囲を広くとることのできる
ＥＣＬゲート回路を提供することができる。
【図１】この発明に係るＥＣＬゲート回路の一実施例を
示す回路図。
示す回路図。
【図２】この発明に係る他の実施例を示す回路図。
【図３】従来のＥＣＬゲート回路の構成を示す回路図。
【図４】図１、図３のＥＣＬゲート回路の温度特性を示
す特性図。
す特性図。
１…第１の入力端子、２…第２の入力端子、３…出力端
子、４…電源端子、５１…第１のゲート、５２…第２の
ゲート、６…第１の負荷抵抗、７…第２の負荷抵抗、８
１，８２，８３…ダイオード、９…第２のゲート未使用
入力端子、２１〜２３…ゲート回路ユニット、２６…抵
抗。
子、４…電源端子、５１…第１のゲート、５２…第２の
ゲート、６…第１の負荷抵抗、７…第２の負荷抵抗、８
１，８２，８３…ダイオード、９…第２のゲート未使用
入力端子、２１〜２３…ゲート回路ユニット、２６…抵
抗。
Claims (3)
- 【請求項１】第１のゲートの出力端を第２のゲートの入
力端に接続し、第１のゲートの入力を回路の入力、第２
のゲートの出力を回路の出力とするＥＣＬゲート回路に
おいて、 一方端が前記第１のゲートの出力端に接続される第１の
負荷抵抗と、 一方端が前記第２のゲートの出力端に接続され、他方端
が電源端子に接続される第２の負荷抵抗と、 カソード側が前記第１の負荷抵抗の他方端に接続され、
アノード側が接地される１個以上のダイオード直列回路
と、 一方端が電源端子に接続され、他方端が前記ダイオード
直列回路のカソード側に接続される抵抗とを具備するＥ
ＣＬゲート回路。 - 【請求項２】前記第１のゲートはＥＸ−ＯＲゲートであ
り、前記第２のゲートはＥＸ−ＮＯＲゲートであること
を特徴とする請求項１記載のＥＣＬゲート回路。 - 【請求項３】第１のゲートの出力端を第２のゲートの入
力端に接続し、第１のゲートの入力を回路の入力、第２
のゲートの出力を回路の出力とする複数個のゲートユニ
ットを並列動作させるＥＣＬゲート回路において、 各ユニットについて、一方端が前記第１のゲートの出力
端に接続される第１の負荷抵抗と、 各ユニットについて、一方端が前記第２のゲートの出力
端に接続され、他方端が電源端子に接続される第２の負
荷抵抗と、 カソード側が前記複数のゲートユニットの第１の負荷抵
抗の他方端に共通に接続され、アノード側が接地される
１個以上のダイオード直列回路と、 一方端が電源端子に接続され、他方端が前記ダイオード
直列回路のカソード側に接続される抵抗とを具備するＥ
ＣＬゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063450A JPH05268064A (ja) | 1992-03-19 | 1992-03-19 | Ｅｃｌゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063450A JPH05268064A (ja) | 1992-03-19 | 1992-03-19 | Ｅｃｌゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268064A true JPH05268064A (ja) | 1993-10-15 |
Family
ID=13229595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063450A Pending JPH05268064A (ja) | 1992-03-19 | 1992-03-19 | Ｅｃｌゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268064A (ja) |
-
1992
- 1992-03-19 JP JP4063450A patent/JPH05268064A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4705965A (en) | Interference free D-type flip-flop | |
| US5030848A (en) | Precision voltage divider | |
| JPH0244413A (ja) | 定電流供給回路 | |
| JPS59139723A (ja) | 差動スイツチ回路 | |
| US4355246A (en) | Transistor-transistor logic circuit | |
| EP0366083B1 (en) | Integrated circuit having output circuit | |
| US4092552A (en) | Bipolar monolithic integrated push-pull power stage for digital signals | |
| US5539350A (en) | Common mode logic line driver switching stage | |
| JPH05335917A (ja) | トランスファーゲート及びこれを用いたダイナミック型分周回路 | |
| JPH0514174A (ja) | レベルシフタ回路 | |
| US5032741A (en) | CDCFL logic circuits having shared loads | |
| JPS63189015A (ja) | エクスクルーシブ−オア関数を実行する回路 | |
| US4543496A (en) | Data converter and line driver for a digital data communication system | |
| US5004938A (en) | MOS analog NOR amplifier and current source therefor | |
| US3275852A (en) | Transistor switch | |
| US4137468A (en) | Method and apparatus for correcting pulse timing pattern | |
| JPH03222516A (ja) | 半導体装置 | |
| JPS61253969A (ja) | 電話用給電回路 | |
| JPH0583113A (ja) | 半導体集積回路装置とマイクロプロセツサ及びマイクロコンピユータ | |
| JP2570050B2 (ja) | ディジタル回路 | |
| JP2536311B2 (ja) | インタ−フェ−ス回路 | |
| JPH05268050A (ja) | 出力バッファー回路 | |
| JPH0524226Y2 (ja) | ||
| JPH05218840A (ja) | 信号伝達回路 | |
| SU849502A1 (ru) | Устройство согласовани |