JPH05274452A

JPH05274452A - 情報処理装置

Info

Publication number: JPH05274452A
Application number: JP4071858A
Authority: JP
Inventors: Akira Takada; 明高田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-03-30
Filing date: 1992-03-30
Publication date: 1993-10-22

Abstract

(57)【要約】【目的】ＰＲＯＭを内蔵するマイクロピュータのプロ
グラム盗用を防止する。【構成】本発明の情報処理装置は、電気的にプログラ
ム可能なＰＲＯＭ５をプログラム・メモリとして内蔵す
る情報処置装置において、少なくとも１ビット以上のビ
ットにより形成される制御情報を格納するＲＡＭ１５
と、前記プログラム・メモリに格納されている内容と、
ＲＡＭ１５に格納されている内容とを読出す機能を有す
るセンス・アンプ７と、前記ＲＡＭ１５に格納されてい
る内容を読出す場合においてのみ、前記センス・アンプ
７の所定の電圧／電流特性を切替え制御するＰＲＯＭコ
ントローラ１とを少なくとも備えており、当該ＰＲＯＭ
コントローラ１の制御作用を介して、前記センス・アン
プ７を介してＲＡＭ１５より読出される内容により、プ
ログラム・メモリ、即ちＰＲＯＭ５に格納されている内
容を外部に出力することを許可するか、または禁止する
がが選択制御される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、特
に、紫外線消去型電気的プログラム可能な読出し専用メ
モリを備え、当該読出し専用メモリ（以下、ＰＲＯＭと
云う）をプログラム・メモリとして使用する情報処理装
置に関する。

【０００２】

【従来の技術】従来の、この種の情報処理装置の一例と
して、シングルチップ・マイクロコンピュータを例にと
り説明する。

【０００３】シングルチップ・マイクロコンピュータ
は、一般的には、同一の半導体基板上に中央処理装置
（以下、ＣＰＵと云う）、プログラム・メモリおよび入
出力ポートを含む周辺Ｉ／Ｏユニットを備えて構成され
る。このプログラム・メモリに格納されている一連の命
令から成るプログラムは、通常動作時においてはＣＰＵ
に供給されるだけであり、入出力ポートを介して外部に
出力されることはない。ＰＲＯＭをプログラム・メモリ
として備えている場合もこれと同様である。しかしなが
ら、そのようなシングルチップ・マイクロコンピュータ
においては、ＰＲＯＭに対するプログラムの書込みは、
外部から行われているのが通例である。即ち、ＰＲＯＭ
と入出力ポートとの間にパスが設けられており、当該パ
スは、ＰＲＯＭにプログラムを書込むモードにおいて、
ＰＲＯＭと入出力ポートとを電気的に接続する。これに
より、ＰＲＯＭに対する外部からのプログラム書込みが
可能となる。また書込まれたプログラムが正しいか否か
を判断するために、ＰＲＯＭの内容を外部に出力するモ
ード（以下、ベリファイ・モードと云う）が設定されて
いる。このベリファイ・モードにおいては、上記パス
は、ＰＲＯＭと入出力ポートとを再度電気的に接続し、
ＰＲＯＭに書込まれたプログラムは、上記パスと入出力
ポートを介して外部に出力される。

【０００４】このように、通常動作モードにおいては、
ＰＲＯＭのプログラムを外部に出力することはできない
が、ベリファイ・モードが設定されると、ＰＲＯＭから
プログラムを外部に出力することが可能となる。このた
めに、第三者によるプログラムの盗用という問題点が生
じる。

【０００５】そこで、プラグラムの盗用を防止してプロ
グラムを保護するために、幾つかのプログラム保護主段
が提案されている。その一つとしては、ＰＲＯＭにベル
ファイ・モード制御情報記憶セルを設けて、同セルの記
憶内容によって、上記パスの断絶を制御する方法であ
る、この場合、ＰＲＯＭにおいては、書込み状態および
未書込み状態とにより、しきい値が変化してデータ
“０”たは“１”のレベルが記憶される。この時に、Ｐ
ＲＯＭにおいては、Ｎチャネルの場合、ＰＲＯＭセルの
フローティング・ゲートにエレクトロンを注入すると、
そのしきい値は未書込みの第１のしきい値よりも高くな
り、第２のしきい値となる。読出し電圧として、前記第
１および第２のしきい値の中間の電圧を用いることによ
り、未書き込みのＰＲＯＭセルのトランジスタはオンと
なり、書込み済みのＰＲＯＭセルのトランジスタはオフ
となる。プログラム盗用を防止する場合には、ＰＲＯＭ
に対するプログラムの書込みおよび確認が終了した後
に、ベリファイ・モード制御情報記憶セルを書込み状態
とする。これに対して、第三者がプログラム盗用のため
にベリファイ・モードを設定すると、先ず、ベリファイ
・モード制御情報記憶セルの状態が読出される。当該ベ
リファイ・モード制御情報記憶セルは書込み状態にある
ためオフし、この結果、ＰＲＯＭと入出力ポート間のパ
スが電気的に切断されて、当該プログラムの盗用が防止
される。

【０００６】また、他のプログラム保護手段としては、
パスワード方式が提案されている。この方式は、ＰＲＯ
Ｍにパスワード格納領域を設けて、プログラムの書込み
および確認が終了した後に、当該パスワード格納領域に
パスワードを書込む。そして、書込まれたパスワードと
一致するパスワードを入力しない限り、ベリファイ・モ
ードによるプログラムの読出しは禁止されており、これ
によりプログラムの盗用が防止されるというものであ
る。

【０００７】

【発明が解決しようとする課題】上述した従来の情報処
理装置におけるプログラム盗用防止の手段は、何れも十
分なプログラム保護の機能を果してはいない。即ち、前
者の防止手段においては、読出し電圧は、通常ＰＲＯＭ
に供給される電源電圧より生成されており、このため
に、電源電圧を上昇させることにより、読出し電圧を前
記第２のしきい値電圧よりも高い電圧とすることが可能
であり、その結果、ベリファイ・モード制御情報記憶セ
ルは、等価的に未書込みの状態に置かれて、プログラム
が外部に読出されることになる。また、後者の防止手段
においては、書込まれたパスワードは、これを秘密に保
持していても何れは他に洩れることになり、容易に盗用
される惧れがある。

【０００８】即ち、従来の情報処理装置においては、第
三者により、ＰＲＯＭに格納されているプログラムが盗
用される可能性が高いという欠点がある。

【０００９】

【課題を解決するための手段】本発明の情報処理装置
は、電気的にプログラム可能な読出し専用メモリを、プ
ログラム・メモリとして内蔵する情報処置装置におい
て、少なくとも１ビット以上のビットにより形成される
制御情報を格納する記憶手段と、前記プログラム・メモ
リに格納されている内容と、前記記憶手段に格納されて
いる内容とを読出す機能を有するセンス・アンプと、前
記記憶手段に格納されている内容を読出す場合において
のみ、前記センス・アンプの所定の電圧／電流特性を切
替え制御する手段と、前記センス・アンプを介して前記
記憶手段より読出される内容により、前記プログラム・
メモリに格納されている内容を外部に出力することを許
可するか、または禁止する手段とを備えて構成される。

【００１０】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１１】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、シングル
チップ・マイクロコンピュータを構成しており、ＰＲＯ
Ｍコントローラ１と、ベリファイ・イネーブル検出回路
２と、プログラム・カウンタ３と、アドレス制御回路４
と、ＰＲＯＭ５と、ＣＰＵ６と、センス・アンプ７と、
トランスファ・ゲート８および１３と、入出力ポート９
および１２、トランスファ・ゲート１０および１１を含
む周辺Ｉ／Ｏユニット１４と、ＲＡＭ１５とを備えて構
成される。

【００１２】図１において、当該シングルチップ・マイ
クロコンピュータは、一つの半導体基板上に集積回路と
して構成されており、一連の命令を有するプログラムを
格納するプログラム・メモリとしてのＰＲＯＭ５が設け
られている。ＰＲＯＭ５に対するアドレス設定は、プロ
グラム・カウンタ３により行われており、プログラム・
カウンタ３より出力されるアドレス１１３はアドレス制
御回路４に入力され、ＰＲＯＭコントローラより入力さ
れるアドレス制御信号１０１により制御されて、アドレ
ス制御回路４より出力されるアドレス１１４により、ア
ドレスを指定された命令がＰＲＯＭ５より読出され、命
令バス２０２を介してＣＰＵ６に供給されて、当該命令
が実行される。この場合、プログラム・カウンタ３に対
しては、ＰＲＯＭコントローラ１よりリセット信号１１
２が入力されており、このリセット信号１１２を介し
て、アドレス値１１３がカウントされて出力され、アド
レス制御回路４に入力される。このアドレス制御回路４
に対しては、上述したように、ＰＲＯＭコントローラ１
よりアドレス制御信号１０１が入力されており、アドレ
ス制御信号１０１がアクティブでない場合には、プログ
ラム・カウンタ３から出力されるアドレス値１１３は、
そのままアデドレス１１４としてアドレス制御回路４を
経由してＰＲＯＭ５に入力される。

【００１３】また、当該シングルチップ・マイクロコン
ピュータには、他にデータ・メモリとして機能するＲＡ
Ｍ１５と周辺Ａ／Ｏユニット１４とを備えており、これ
らの構成要素は、ＣＰＵ６と内部バス２０１を介して相
互に接続されている。周辺Ｉ／Ｏユニット１４には、二
つの入出力ポート９および１２と、図示されてはいない
が、これ以外の入出力ポートおよびＡ／Ｄ変換器、シリ
アル・データ送受ユニット等も含まれており、入出力ポ
ート９および１２と内部バス２０１との間には、それぞ
れトランスファ・ゲート１０および１１が配置されてい
る。

【００１４】入出力ポート９は、通常動作時において外
部とのデータ送受信用ポートとして機能しているが、同
時に、ＰＲＯＭ５に対するプログラム・データの書込み
およびプログラム・データの読出し時における送受信用
バッファとしても動作する。このために、ＰＲＯＭ５と
入出力ポート９との間には、データ・バス２０３および
トランスファ・ゲート８が設けられている。ＰＲＯＭ５
に対するプログラム・データの書込みおよび読出しの制
御は、ＰＲＯＭコントローラ１により行われている。入
出力ポート１２においても、通常動作時おいては外部と
のデータ送受信用ポートとして機能するとともに、ＰＲ
ＯＭコントローラ１に対する動作コマンド・データの入
力バッファとしても動作する。このために、ＰＲＯＭコ
ントローラ１と入出力ポート１２との間には、データ・
バス２０４およびトランスファ・ゲート１３が設けられ
ている。トランスファ・ゲート１３は、ＰＲＯＭコント
ローラ１から出力されるＰＲＯＭモード信号１０２によ
り制御されており、トランスファ・ゲート１０および１
１は、このＰＲＯＭモード信号１０２の反転信号１０３
により、そのオン・オフが制御される。

【００１５】ＰＲＯＭモード信号１０２は、Ｖ_pp端子５
１に対する電圧が、通常の電源電圧（５Ｖ）より高い電
圧（例えば、１２．５Ｖ）になると、アクティブハイ・
レベルとなる。トランスファ・ゲート８は、ＰＲＯＭコ
ントローラ１の内部において、ＰＲＯＭモード信号１０
２と、ベリファイ・イネーブル検出回路２より出力され
るベリファイ・イネーブル検出信号１０５とにより生成
される制御信号１０６により、そのオン・オフを制御さ
れている。ベリファイ・イネーブル検出回路２において
は、ＰＲＯＭ５より読出されるデータの内の最上位の１
ビットのデータ（プログラム・モード制御情報）１０７
を受け、ＰＲＯＭコントローラ１から入力される信号１
０８に応答する形において、信号１０８が“１”の時に
おいてのみ信号１０５をアクティブ・レベル“１”とし
て出力する。

【００１６】図２は、センス・アンプ７の内部構成を示
す回路図であるが、当該センス・アンプは、ＰＭＯＳト
ランジスタ１６および１７、ＮＭＯＳトランジスタ１８
および１９、インバータ２０およびＰＲＯＭセル２１を
含む基準電圧発生回路２２と、ＰＭＯＳトランジスタ２
３および２４と、ＮＭＯＳトランジスタ２７〜２９と、
インバータ２５、２６、３０および３３と、トランスフ
ァ・ゲート３１および３２とを備えて構成される。

【００１７】ＰＲＯＭ５に入力されるアドレス信号１１
４に対応して、ＰＲＯＭ５の内部において選択されたＰ
ＲＯＭセルが未書込みの状態にある時には、当該ＰＲＯ
Ｍセルはオンして、当該ＰＲＯＭセルに接続されている
節点Ａを介して、ＮＭＯＳトランジスタ２９およびＰＭ
ＯＳトランジスタ２４には、供給される電源より電流が
流入する。従って、カレントミラー効果により、ＰＭＯ
Ｓトランジスタ２３にも電流が流入し、この結果、イン
バータ２６の出力は“０”となり、インバータ２５によ
り反転されて出力されるセンス・アンプ７の出力１１５
は“１”となる。また、前記ＰＲＯＭセルが書込まれた
状態にある時には、反対に、選択された当該ＰＲＯＭセ
ルはオフし、ＮＭＯＳトランジスタ２９およびＰＭＯＳ
トランジスタ２４には、電流が流れない。従って、ＰＭ
ＯＳトランジスタ２３にも電流が流れることがなく、イ
ンバータ２６の出力は“１”となり、インバータ２５に
より反転されて出力されるセンス・アンプ７の出力１１
５は“０”となる。ＰＲＯＭコントローラ１からセンス
・アンプ７に入力される動作特性選択信号１０９のレベ
ルが“０”の時にはトランスファ・ゲート３２はオン
し、トランスファ・ゲート３１はオフするために、ＮＭ
ＯＳトランジスタ２８はゲート電圧が接地電位レベルと
なりオフの状態となる。逆に、動作特性選択信号１０９
が“１”の時にはトランスファ・ゲート３２はオフし、
トランスファ・ゲート３１はオンするために、ＮＭＯＳ
トランジスタ２８のゲート電圧は、ＮＭＯＳトランジス
タ２７のゲート電圧と同電位となる。

【００１８】また、図３に示されるのは、ベリファイ・
イネーブル検出回路２の内部構成を示す図であるが、当
該検出回路はＤ型フリップフロップ３４により形成され
る。図３において、ＰＲＯＭ５より読出されるデータの
内の最上位の１ビットのデータ（プログラム・モード制
御情報）１０７は、ＰＲＯＭコントローラ１より入力さ
れる信号１０８を介して、Ｄ型フリップフロップ３４に
ラッチされる。従って、Ｄ型フリップフロップ３４より
出力される信号１０５は、信号１０８のレベルが“１”
の時にはアクティブ・レベル“１”となって出力され、
ＰＲＯＭコントローラ１に入力される。ＰＲＯＭコント
ローラ１においては、当該信号１０５と、内部において
生成されるＰＲＯＭモード信号との論理積がとられて、
ＰＲＯＭコントローラ１より出力され、制御信号１０６
としてトランスファ・ゲート８に入力される。従って、
信号１０５と、ＰＲＯＭモード信号とが共にアクティブ
・レベル“１”の時には、制御信号１０６は、アクティ
ブ・レベル“１”の制御信号としてトランスファ・ゲー
ト８に入力される。

【００１９】図１に戻り、ＰＲＯＭコントローラ１にお
いては、入出力ポート１２およびバス２０４を介して供
給されるコマンドに応答して、ＰＲＯＭ５に対してプロ
グラムを書込むための一連の書込み制御信号１１０と、
ベリファイのために必要な一連の読出し制御信号１１１
を生成して出力し、ＰＲＯＭ５およびセンス・アンプ７
に送出する。この場合、本実施例においては、プログラ
ムの書込みアドレスおよびベリファイのための読出しア
ドレスの出力としては、プログラム・カウンタ３を共用
する形で行われている。プログラム・カウンタ３におい
ては、ＰＲＯＭコントローラ１より入力されるリセット
信号１１２により初期化され、図示されてはいないが、
１命令書込み終了信号が発生される度ごとに、一つイン
クリメントされる。なお、図４に示されるように、ＰＲ
ＯＭ５においては、プログラムの格納領域３０１と、プ
ログラム・モード制御情報１０７（図１参照）の格納領
域３０２を有しており、本実施例の場合には、格納領域
３０１は、“００００Ｈ”番地（“Ｈ”は１６進数を示
す）から“１Ｆ７ＦＨ”番地まで番地が割当てられてい
る。プログラム・モード制御情報１０７は、格納領域３
０２の最上位ビット３０３に格納される。

【００２０】ＰＲＯＭ５における各メモリ・セル（以
下、ＰＲＯＭセルと云う）は、本実施例においては、よ
く知られているＮチャネル型の電界効果トランジスタが
用いられており、当該ＰＲＯＭセルは、前記Ｎチャネル
型の電界効果トランジスタのフローティング・ゲートに
エレクトロンを注入する（即ち、書込み状態にする）こ
とにより、入力データが格納される。このために、図５
のＶ_GS−Ｉ_DS特性に示されるように、未書込み状態のＰ
ＲＯＭセルにおいては、しきい値電圧が第１のしきい値
電圧Ｖ_T1（１〜２Ｖ）となるのに対して、書込み状態の
ＰＲＯＭセルにおいては、しきい値電圧が第２のしきい
値電圧Ｖ_T2（１０〜１２Ｖ）となる。従って、図５に示
されるように、読出し電圧Ｖ_RDを、しきい値電圧Ｖ_T1と
Ｖ_T2との中間電圧（通常の電源電圧の５Ｖを使用）とす
ることにより、前記ＰＭＯＳセルを形成するＮチャネル
型電界効果トランジスタがオンするか、オフするかに対
応させてデータを“１”または“０”としている。

【００２１】再度図１に戻って、リセット信号１１２を
受けて、プログラム・カウンタ３が初期化される時点に
おいて、ＰＲＯＭコントローラ１よりは、アドレス制御
回路４に対しては信号１０１が出力され、またセンス・
アンプ７に対しては信号１０９が出力される。アドレス
制御回路４においては、初期化されたプログラム・カウ
ンタ３のアドレス“００００Ｈ”をアドレス“１Ｆ８０
Ｈ”に変更して、ＰＲＯＭ５に転送する。このアドレス
制御回路４は図６に示されるように構成されており、プ
ログラム・カウンタ３より入力されるアドレス１１３に
対応して、当該アドレス１１３のＭＳＢから１〜６ビッ
ト目にＯＲ回路３５〜４０が設けられており、ＰＲＯＭ
コントローラ１から入力される信号１０１により、ＰＲ
ＯＭ５に対しては、“１Ｆ８０Ｈ”のアドレス１１４が
入力される。

【００２２】また、ＰＲＯＭコントローラ１からは、上
記の信号１０１とともに、リード制御信号１１１および
信号１０８も出力されており、これにより、ＰＲＯＭ５
のアドレス“１Ｆ８０Ｈ”の一つのメモリ・セル３０３
（図４参照）に格納された制御データ１０７に基づい
て、ベリファイ・イネーブル検出回路２より出力される
信号１０５のレベルが決定される。また、ＰＲＯＭコン
トローラ１からセンス・アンプ７に入力される信号１０
９により、前述したように、センス・アンプ７において
は、ＮＭＯＳトランジスタ２７および２８のゲートに
は、同一レベルの電圧が印加される状態となる。

【００２３】かかる構成において、本シングルチップ・
マイクロコンピュータは、ＰＲＯＭ５が全領域未書込み
の状態でユーザに渡される。よく知られているように、
ＰＲＯＭ５に対するプログラムの書込みは、ＰＲＯＭラ
イタにより行われる。本シングルチップ・マイクロコン
ピュータがＰＲＯＭライタにセットされると、ＰＲＯＭ
ライタにより、Ｖ_pp端子５１には電源電圧（１２．５
Ｖ）が供給される。これに応答して、ＰＲＯＭコントロ
ーラ１においては、ＰＲＯＭモード信号１０２がアクテ
ィブ・レベル“１”として出力されるが、これによりト
ランスファ・ゲート１３はオープンし、トランスファ・
ゲート１０および１１はクローズとなる。次いで、ＰＲ
ＯＭライタにおいては、入出力ポート１２およびバス２
０４を介して、リセット・コマンドをＰＲＯＭコントロ
ーラ１に入力する。これにより、ＰＲＯＭコントローラ
１より出力されるリセット信号１１２を介して、プログ
ラム・カウンタ３が初期化されるとともに、ワンショッ
ト・パルス状の信号（アドレス制御信号）１０１、信号
１０８、読出し制御信号１１１および動作特性選択信号
１０９がＰＲＯＭコントローラ１より出力されて、それ
ぞれ対応するアドレス制御回路４、ベリファイ・イネー
ブル検出回路２、センス・アンプ７およびＰＲＯＭ５等
に入力される。この結果において、ＰＲＯＭ５における
“１Ｆ８０Ｈ”番地が読出され、ベリファイ・イネーブ
ル検出回路２に入力されるプログラム・モード制御情報
１０７が“１”であるため、当該ベリファイ・イネーブ
ル検出回路２においては、アクティブ・ハイレベルの信
号１０５が生成されて出力され、ＰＲＯＭコントローラ
１に入力される。従って、前述したように、ＰＲＯＭコ
ントローラ１より出力される制御信号１０６も“１”と
なってトランスファ・ゲート８に入力され、トランスフ
ァ・ゲート８はオープンとなる。これにより、プログラ
ムの書込みおよびベリファイのための読出しが可能とな
る。プログラムは入出力ポート９およびバス２０３を介
してＰＲＯＭ５に書込まれ、また、ベリファイ・モード
により書込まれたプログラムが確認される。その後、プ
ログラム・カウンタ３の内容がインクリメントされてア
ドレス“１Ｆ８０Ｈ”となり、メモリ・セル３０３（図
４参照）にデータ“０”が書込まれる。即ち、プログラ
ム・モード制御情報１０７は“１”から“０”に変更さ
れる。このようにして、プログラム保護のための処理が
施される。

【００２４】この状態において、第三者がベリファイ・
モードを使用して、プログラムを盗用するために、シン
グルチップ・マイクロコンピュータにＰＲＯＭライタを
セットすると、ＰＲＯＭライタは、上述したように、先
ずＶ_pp端子５１に電源電圧を印加し、リセット・コマン
ドをＰＲＯＭコントローラ１に入力する。この結果、Ｐ
ＲＯＭ５からは“０”のプログラム・モード制御情報１
０７が読出されてベリファイ・イネーブル検出回路２に
入力され、図３より明らかなように、Ｄ型フリップフロ
ップ３４から出力される信号１０５は“０”となってＰ
ＲＯＭコントローラ１に入力され、これにより、ＰＲＯ
Ｍコントローラ１から出力される制御信号１０６は
“０”となり、トランスファ・ゲート８はクローズのま
まとなる。この状態においては、ベリファイ・モードの
コマンドをＰＲＯＭコントローラ１に入力しても、ＰＲ
ＯＭ５に書込まれたプログラムが外部には出力されるこ
とはない。たとえ、シングルチップ・マイクロコンピュ
ータに供給される電源電圧を第２のしきい値電圧Ｖ_T2以
上としても、プログラム・モード制御情報１０７を読出
す時のセンス・アンプ７の動作特性が、通常動作時に比
較して“０”を出力し易いように変更されているので、
必要以上に、シングルチップ・マイクロコンピュータの
他の部分が破壊する程度の高い電圧を電源として供給し
なければ、プログラム・モード制御情報１０７が未書込
みのデータ“１”となることはない。従って、トランス
ファ・ゲート８はクローズの状態のままであり、プログ
ラムが読出されることはない。

【００２５】一般的に使用されているセンス・アンプの
動作特性は、動作スピードおよび電源電圧に対するマー
ジンを見込んで設計されている。そのために、通常動作
以外、即ち本実施例の場合のように、電源電圧を５Ｖと
し、動作スピードを任意に決めることができるような条
件であれば、センス・アンプの動作特性を通常動作時の
特性より“０”を出力し易いように変更しても、センス
・アンプ自体は、未書込みのＰＲＯＭセルと、書込み済
みのＰＲＯＭセルとに対応して、正常どうりの動作をす
ることが可能である。従って、電源電圧が５Ｖで、動作
スピードが適切であれば、プログラム・モード制御情報
１０７の未書込みデータ“１”が、誤って“０”として
出力されることはない。

【００２６】このようにして、本発明のシングルチップ
・マイクロコンピュータは、プログラム保護のためのプ
ログラム・モード制御情報を読出す時のセンス・アンプ
の動作特性を、通常動作時よりも“０”を出力し易いよ
うに変更することにより、プログラム保護作用が実質的
に完全に実行される。なお、本実施例においては、セン
ス・アンプ７におけるＮＭＯＳトランジスタ２７のゲー
ト幅を実質的に増加させる方法がとられているが、他の
方法としては、当該センス・アンプ７に含まれる基準電
圧発生回路２２におけるＮＭＯＳトランジスタ１９のゲ
ート幅を実質的に減少させるか、或はまたＰＲＯＭセル
２１のゲート幅を実質的に増加させることによっても同
様の効果が得られる。また、ベリファイ・イネーブル検
出回路２に入力されるプログラム・モード制御情報１０
７として、本実施例におけるように、１ビットのデータ
を用いるのではなく、複数ビットの情報を用いて論理構
成されたデータをＤ型フリップフロップ３４に対する入
力データとしてもよいことは云うまでもない。

【００２７】

【発明の効果】以上説明したように、本発明は、プログ
ラムの格納領域以外に、少なくとも１ビットの制御デー
タを格納するメモリ・セルを設けて、当該制御データを
読出す際に使用されるセンス・アンプの動作特性を、当
該センス・アンプに対する動作特性選択信号により通常
動作時と異なる特定の動作特性に設定することにより、
プログラム保護を実質的に完全に実行することができる
という効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本実施例におけるセンス・アンプの回路図であ
る。

【図３】本実施例におけるベリファイ・イネーブル検出
回路の回路図である。

【図４】本実施例におけるＰＲＯＭのアドレス・マップ
を示す図である。

【図５】ＰＭＯＳセルのＶ_GS−Ｉ_DS特性を示す図であ
る。

【図６】本実施例におけるアドレス制御回路の回路図で
ある。

【符号の説明】

１ＰＲＯＭコントローラ２ベリファイ・イネーブル検出回路３プログラム・カウンタ４アドレス制御回路５ＰＲＯＭ６ＣＰＵ７センス・アンプ８、１０、１１、１３、３１、３２トランスファ・
ゲート９、１２入出力ポート１４周辺Ｉ／Ｏユニット１５ＲＡＭ１６、１７、２３、２４ＰＭＯＳトランジスタ１８、１９、２７〜２９ＮＭＯＳトランジスタ２０、２５、２６、３０、３３インバータ２１ＰＭＯＳセル２２基準電圧発生回路３４Ｄ型フリップフロップ３５〜４０ＯＲ回路

Claims

【特許請求の範囲】

【請求項１】電気的にプログラム可能な読出し専用メ
モリを、プログラム・メモリとして内蔵する情報処置装
置において、少なくとも１ビット以上のビットにより形成される制御
情報を格納する記憶手段と、前記プログラム・メモリに格納されている内容と、前記
記憶手段に格納されている内容とを読出す機能を有する
センス・アンプと、前記記憶手段に格納されている内容を読出す場合におい
てのみ、前記センス・アンプの所定の電圧／電流特性を
切替え制御する手段と、前記センス・アンプを介して前記記憶手段より読出され
る内容により、前記プログラム・メモリに格納されてい
る内容を外部に出力することを許可するか、または禁止
する手段と、を備えることを特徴とする情報処理装置。