JPH08263996A - 半導体メモリ装置の動作モード制御方法とその回路 - Google Patents
半導体メモリ装置の動作モード制御方法とその回路Info
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- JPH08263996A JPH08263996A JP7312905A JP31290595A JPH08263996A JP H08263996 A JPH08263996 A JP H08263996A JP 7312905 A JP7312905 A JP 7312905A JP 31290595 A JP31290595 A JP 31290595A JP H08263996 A JPH08263996 A JP H08263996A
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- JP
- Japan
- Prior art keywords
- mode
- signal
- test mode
- decoding
- command data
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 ユーザ使用時のテストモード誤実行を確実に
防止できるような動作モード制御方法とその回路を提供
する。 【解決手段】 ユーザモードデコーダ５００及びテスト
モードデコーダ２００によりコマンドデータＣＭＤをデ
コードし、そのデコーディング信号ＵＭＳ，ＴＭＳに応
じて一般動作モード又はテストモードを実行する。そし
て、全テストモード終了後には、テストモード抑止を指
定するコマンドデータＣＭＤを入力してテストモード抑
止デコーダ３００でデコードし、そのデコーディング信
号ＴＭＤによりデコーダ制御回路４００からモード抑止
信号ＤＩＳＴを発生させてテストモードデコーダ２００
の動作を恒久的に抑止する。デコーダ制御回路４００
は、デコーディング信号ＴＭＤに応じて切断されるヒュ
ーズを備えてあり、該ヒューズが切断されることで恒久
的にモード抑止信号ＤＩＳＴが発生される。
防止できるような動作モード制御方法とその回路を提供
する。 【解決手段】 ユーザモードデコーダ５００及びテスト
モードデコーダ２００によりコマンドデータＣＭＤをデ
コードし、そのデコーディング信号ＵＭＳ，ＴＭＳに応
じて一般動作モード又はテストモードを実行する。そし
て、全テストモード終了後には、テストモード抑止を指
定するコマンドデータＣＭＤを入力してテストモード抑
止デコーダ３００でデコードし、そのデコーディング信
号ＴＭＤによりデコーダ制御回路４００からモード抑止
信号ＤＩＳＴを発生させてテストモードデコーダ２００
の動作を恒久的に抑止する。デコーダ制御回路４００
は、デコーディング信号ＴＭＤに応じて切断されるヒュ
ーズを備えてあり、該ヒューズが切断されることで恒久
的にモード抑止信号ＤＩＳＴが発生される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特にその動作モードを選択制御する動作モード制
御方法とその回路に関する。
関し、特にその動作モードを選択制御する動作モード制
御方法とその回路に関する。
【０００２】
【従来の技術】一般の半導体メモリ装置等の集積回路装
置における動作モードには、使用者によるユーザモード
(user mode) 等の一般動作モードや、或いは製造元で動
作特性を分析するためのテストモード(test mode) があ
る。半導体メモリ装置における一般動作モードはチップ
のハードウエア的特性に影響するものではく、データの
読出、書込、消去等の動作が遂行されるものである。一
方、テストモードはハードウエア的特性に影響を与え得
るもので、例えばＥＥＰＲＯＭの場合、冗長、ストレス
テスト、漏洩テスト、プログラムマージンテスト、チッ
ププログラムテスト等が遂行される。従って、ユーザが
一般動作モードでメモリを使用する限りでは問題ない
が、もしテストモードを遂行してしまった場合には、テ
ストモードはユーザ支援を目的とするものではないので
悪影響を及ぼす可能性がある。そこで、ユーザ側でテス
トモードを遂行できないようにする技術が必要となる。
このため従来では、テストモード実行時に通常使用され
ない高電圧を継続的に印加する、或いはテストモード実
行時に通常使用されない高電圧を一時的に印加してこれ
をラッチすることにより、テストモードが開始されるよ
うにしている。
置における動作モードには、使用者によるユーザモード
(user mode) 等の一般動作モードや、或いは製造元で動
作特性を分析するためのテストモード(test mode) があ
る。半導体メモリ装置における一般動作モードはチップ
のハードウエア的特性に影響するものではく、データの
読出、書込、消去等の動作が遂行されるものである。一
方、テストモードはハードウエア的特性に影響を与え得
るもので、例えばＥＥＰＲＯＭの場合、冗長、ストレス
テスト、漏洩テスト、プログラムマージンテスト、チッ
ププログラムテスト等が遂行される。従って、ユーザが
一般動作モードでメモリを使用する限りでは問題ない
が、もしテストモードを遂行してしまった場合には、テ
ストモードはユーザ支援を目的とするものではないので
悪影響を及ぼす可能性がある。そこで、ユーザ側でテス
トモードを遂行できないようにする技術が必要となる。
このため従来では、テストモード実行時に通常使用され
ない高電圧を継続的に印加する、或いはテストモード実
行時に通常使用されない高電圧を一時的に印加してこれ
をラッチすることにより、テストモードが開始されるよ
うにしている。
【０００３】
【発明が解決しようとする課題】図１に、高電圧を継続
的に印加してテストモードを実行する動作モード制御方
法のためのモード検出回路を示している。このモード検
出回路１０は、入力端子ＣＳと接続ノードＮ１との間に
直列接続したダイオード接続形のＮＭＯＳトランジスタ
Ｑ１，Ｑ２，……，Ｑ３と、接続ノードＮ１と接地ＧＮ
Ｄとの間に設けられ、ゲート電極に制御回路２０の出力
信号を受けるＮＭＯＳトランジスタＱ４と、接続ノード
Ｎ１と制御回路２０との間に設けられたインバータＩ１
と、から構成される。ＮＭＯＳトランジスタＱ１〜Ｑ３
は所定のチャネル抵抗を有し、必要に応じた個数が用い
られる。
的に印加してテストモードを実行する動作モード制御方
法のためのモード検出回路を示している。このモード検
出回路１０は、入力端子ＣＳと接続ノードＮ１との間に
直列接続したダイオード接続形のＮＭＯＳトランジスタ
Ｑ１，Ｑ２，……，Ｑ３と、接続ノードＮ１と接地ＧＮ
Ｄとの間に設けられ、ゲート電極に制御回路２０の出力
信号を受けるＮＭＯＳトランジスタＱ４と、接続ノード
Ｎ１と制御回路２０との間に設けられたインバータＩ１
と、から構成される。ＮＭＯＳトランジスタＱ１〜Ｑ３
は所定のチャネル抵抗を有し、必要に応じた個数が用い
られる。
【０００４】この回路１０において、テストモードのと
きには入力端子ＣＳへ高電圧が印加され、一般動作モー
ド時には動作電圧レベルの通常の電源電圧が印加され
る。電源電圧が入力端子ＣＳに印加される場合は、ＮＭ
ＯＳトランジスタＱ１〜Ｑ３のチャネル抵抗により接続
ノードＮ１には論理“ロウ”レベルの電圧が発生し、こ
れに応じてインバータＩ１が論理“ハイ”の信号を発生
し制御回路２０へ印加する。すると、制御回路２０は一
般動作モードを判断する。一方、入力端子ＣＳに高電圧
が印加されて接続ノードＮ１の電位が高くなり、この電
位がインバータＩ１のトリップレベルを越えると、イン
バータＩ１から論理“ロウ”の高電圧検出信号ＨＶが発
生される。これにより制御回路２０がテストモードを感
知してテストモードを遂行することができる。この回路
１０では、テストモードの際に接続ノードＮ１を論理
“ハイ”レベルに維持する必要があるので、入力端子Ｃ
Ｓに印加する高電圧はテストモード実行中断続して供給
しなければならない。
きには入力端子ＣＳへ高電圧が印加され、一般動作モー
ド時には動作電圧レベルの通常の電源電圧が印加され
る。電源電圧が入力端子ＣＳに印加される場合は、ＮＭ
ＯＳトランジスタＱ１〜Ｑ３のチャネル抵抗により接続
ノードＮ１には論理“ロウ”レベルの電圧が発生し、こ
れに応じてインバータＩ１が論理“ハイ”の信号を発生
し制御回路２０へ印加する。すると、制御回路２０は一
般動作モードを判断する。一方、入力端子ＣＳに高電圧
が印加されて接続ノードＮ１の電位が高くなり、この電
位がインバータＩ１のトリップレベルを越えると、イン
バータＩ１から論理“ロウ”の高電圧検出信号ＨＶが発
生される。これにより制御回路２０がテストモードを感
知してテストモードを遂行することができる。この回路
１０では、テストモードの際に接続ノードＮ１を論理
“ハイ”レベルに維持する必要があるので、入力端子Ｃ
Ｓに印加する高電圧はテストモード実行中断続して供給
しなければならない。
【０００５】このようなモード検出回路１０には、次の
ような改善点がある。．ＮＭＯＳトランジスタＱ１〜
Ｑ３は工程条件の変化によりそのしきい値電圧が変わり
得るので、モード検出回路１０の高電圧検出レベルが変
動する可能性がある。従って高電圧検出レベルが変動し
て低くなる場合に、一般動作モードでも高電圧検出信号
ＨＶが発生してテストモードへ進入してしまう可能性が
ないとはいえない。．電源電圧のバウンス(bounce)に
よりインバータＩ１のトリップ電圧(trip voltage)が低
くなり、これもやはりテストモードへ進入する可能性に
つながる。．電源電圧の変化に対する特性テストでは
入力端子ＣＳに印加すべきバイアス電圧を変えてテスト
実行されるが、この場合のテスト進行には、そのバイア
ス電圧にテスト用高電圧分を加えて印加しなければなら
ない。従って、不便であることに加え、このような高電
圧は逆にメモリ装置の損傷につながり得る。．テスト
モード時に継続して高電圧を印加しなければならないの
で、テストモード数が限定され、しかもストレスが加え
られることになり好ましくない。
ような改善点がある。．ＮＭＯＳトランジスタＱ１〜
Ｑ３は工程条件の変化によりそのしきい値電圧が変わり
得るので、モード検出回路１０の高電圧検出レベルが変
動する可能性がある。従って高電圧検出レベルが変動し
て低くなる場合に、一般動作モードでも高電圧検出信号
ＨＶが発生してテストモードへ進入してしまう可能性が
ないとはいえない。．電源電圧のバウンス(bounce)に
よりインバータＩ１のトリップ電圧(trip voltage)が低
くなり、これもやはりテストモードへ進入する可能性に
つながる。．電源電圧の変化に対する特性テストでは
入力端子ＣＳに印加すべきバイアス電圧を変えてテスト
実行されるが、この場合のテスト進行には、そのバイア
ス電圧にテスト用高電圧分を加えて印加しなければなら
ない。従って、不便であることに加え、このような高電
圧は逆にメモリ装置の損傷につながり得る。．テスト
モード時に継続して高電圧を印加しなければならないの
で、テストモード数が限定され、しかもストレスが加え
られることになり好ましくない。
【０００６】これらを改善するために、高電圧を継続し
て供給せずともテストモードを実行可能な動作モード制
御方法として、Ｍｉｙａｗａｋｉ等による発明の米国特
許第４，９７０，７２７のような技術が提案されてい
る。これについて図２に示し説明する。
て供給せずともテストモードを実行可能な動作モード制
御方法として、Ｍｉｙａｗａｋｉ等による発明の米国特
許第４，９７０，７２７のような技術が提案されてい
る。これについて図２に示し説明する。
【０００７】この動作モード制御回路において、テスト
モードで入力端子ＣＳへ高電圧を印加すると検出回路１
０から高電圧検出信号ＨＶが発生される。そして、テス
トモード回路４０に高電圧検出信号ＨＶが入力される
と、入出力バッファ７０から出力されるテストコードを
ラッチ回路５０でラッチできるようにスイッチング回路
８０が制御される。これによりラッチ回路５０に貯蔵し
たテストコードは、テストモードデコーダ６０でデコー
ディングされ、そして制御回路９０がこのデコーディン
グ信号を受信することで該当のテストモードが遂行され
る。
モードで入力端子ＣＳへ高電圧を印加すると検出回路１
０から高電圧検出信号ＨＶが発生される。そして、テス
トモード回路４０に高電圧検出信号ＨＶが入力される
と、入出力バッファ７０から出力されるテストコードを
ラッチ回路５０でラッチできるようにスイッチング回路
８０が制御される。これによりラッチ回路５０に貯蔵し
たテストコードは、テストモードデコーダ６０でデコー
ディングされ、そして制御回路９０がこのデコーディン
グ信号を受信することで該当のテストモードが遂行され
る。
【０００８】しかしながら、この場合にも図１と同じよ
うな高電圧検出用の回路１０を使用するので、上記，
，のような改善点が未だ残されている。
うな高電圧検出用の回路１０を使用するので、上記，
，のような改善点が未だ残されている。
【０００９】即ち、以上のような動作モード制御方法に
よっては、ユーザ側で間違ってメモリ装置の特性に影響
を与え得るテストモードが選択されてしまう可能性を完
全に否定できるに至っているとはいえない。そこで、こ
のような従来技術に鑑みて本発明では、よりいっそう確
実にテストモード進行を防止できるような動作モード制
御方法とそのための動作モード制御回路を提供するもの
である。
よっては、ユーザ側で間違ってメモリ装置の特性に影響
を与え得るテストモードが選択されてしまう可能性を完
全に否定できるに至っているとはいえない。そこで、こ
のような従来技術に鑑みて本発明では、よりいっそう確
実にテストモード進行を防止できるような動作モード制
御方法とそのための動作モード制御回路を提供するもの
である。
【００１０】
【課題を解決するための手段】この目的のために本発明
では、半導体メモリ装置の動作モード制御方法について
コマンドデータを使用するようにし、一般動作モード及
びテストモード用に設けた複数のデコーダによるコマン
ドデータのデコーディングに従って前記各モードを実行
するようにし、且つテストモード終了後にはテストモー
ド用に設けた前記デコーダの動作を抑止することを特徴
とする。即ち、本発明によれば、コマンドデータを使用
した半導体メモリ装置の動作モード制御方法であって、
コマンドデータを入力する過程と、入力したコマンドデ
ータをデコーディングして一般動作モードのコマンドデ
ータであれば該当する一般動作モードを実行する過程
と、入力したコマンドデータをデコーディングしてテス
トモードのコマンドデータであれば該当するテストモー
ドを実行する過程と、入力したコマンドデータをデコー
ディングしてテストモード抑止のコマンドデータであれ
ば前記テストモードを実行する過程を恒久的に抑止する
過程と、を行うことを特徴とした動作モード制御方法が
提供される。
では、半導体メモリ装置の動作モード制御方法について
コマンドデータを使用するようにし、一般動作モード及
びテストモード用に設けた複数のデコーダによるコマン
ドデータのデコーディングに従って前記各モードを実行
するようにし、且つテストモード終了後にはテストモー
ド用に設けた前記デコーダの動作を抑止することを特徴
とする。即ち、本発明によれば、コマンドデータを使用
した半導体メモリ装置の動作モード制御方法であって、
コマンドデータを入力する過程と、入力したコマンドデ
ータをデコーディングして一般動作モードのコマンドデ
ータであれば該当する一般動作モードを実行する過程
と、入力したコマンドデータをデコーディングしてテス
トモードのコマンドデータであれば該当するテストモー
ドを実行する過程と、入力したコマンドデータをデコー
ディングしてテストモード抑止のコマンドデータであれ
ば前記テストモードを実行する過程を恒久的に抑止する
過程と、を行うことを特徴とした動作モード制御方法が
提供される。
【００１１】テストモード用のデコーダの動作を抑止す
るには、テストモード終了後にテストモード抑止用のコ
マンドデータを入力することで抑止手段を動作させ、該
抑止手段の出力により抑止を行うようにするとよい。具
体的には、テストモード抑止用のコマンドデータをデコ
ーダでデコーディングし、該デコーディング信号により
スイッチ素子をスイッチ制御することでモード抑止信号
を発生し、該信号をテストモード用のデコーダへ提供し
て動作を抑止するようにするとよい。
るには、テストモード終了後にテストモード抑止用のコ
マンドデータを入力することで抑止手段を動作させ、該
抑止手段の出力により抑止を行うようにするとよい。具
体的には、テストモード抑止用のコマンドデータをデコ
ーダでデコーディングし、該デコーディング信号により
スイッチ素子をスイッチ制御することでモード抑止信号
を発生し、該信号をテストモード用のデコーダへ提供し
て動作を抑止するようにするとよい。
【００１２】そして、本発明によれば、コマンドデータ
を入力し、該コマンドデータのデコーディング信号に応
じて所定の動作モードを遂行する半導体メモリ装置であ
って、テストモード抑止を指定するコマンドデータをデ
コーディングし、これに応じてテストモードを抑止させ
るモード抑止信号を発生する抑止手段と、１以上のデコ
ーダを備え、テストモードを指定するコマンドデータを
デコーディングして該当テストモードのデコーディング
信号を発生し、また前記モード抑止信号が受信されたと
きには動作抑止となる第１のデコーディング手段（テス
トモードデコーダ）と、１以上のデコーダを備え、一般
動作モードを指定するコマンドデータをデコーディング
して該当一般動作モードのデコーディング信号を発生す
る第２のデコーディング手段（ユーザモードデコーダ）
と、を有し、テストモード終了後にはテストモードへの
進行が防止されることを特徴とした半導体メモリ装置が
提供される。この場合の抑止手段は、コマンドデータを
デコーディングしてモード抑止デコーディング信号を発
生するデコーダと、該モード抑止デコーディング信号に
従ってスイッチ制御されるスイッチ素子によりモード抑
止信号を発生する抑止信号発生回路と、から構成すると
よい。更にその抑止信号発生回路としては、モード抑止
デコーディング信号をゲート電極に受けるトランジスタ
と、該トランジスタの導通により切断されるスイッチ素
子としてのヒューズと、該ヒューズにより設定される論
理状態に応じてモード抑止信号を出力する論理回路と、
を少なくとも備えて構成したものが最適であろう。
を入力し、該コマンドデータのデコーディング信号に応
じて所定の動作モードを遂行する半導体メモリ装置であ
って、テストモード抑止を指定するコマンドデータをデ
コーディングし、これに応じてテストモードを抑止させ
るモード抑止信号を発生する抑止手段と、１以上のデコ
ーダを備え、テストモードを指定するコマンドデータを
デコーディングして該当テストモードのデコーディング
信号を発生し、また前記モード抑止信号が受信されたと
きには動作抑止となる第１のデコーディング手段（テス
トモードデコーダ）と、１以上のデコーダを備え、一般
動作モードを指定するコマンドデータをデコーディング
して該当一般動作モードのデコーディング信号を発生す
る第２のデコーディング手段（ユーザモードデコーダ）
と、を有し、テストモード終了後にはテストモードへの
進行が防止されることを特徴とした半導体メモリ装置が
提供される。この場合の抑止手段は、コマンドデータを
デコーディングしてモード抑止デコーディング信号を発
生するデコーダと、該モード抑止デコーディング信号に
従ってスイッチ制御されるスイッチ素子によりモード抑
止信号を発生する抑止信号発生回路と、から構成すると
よい。更にその抑止信号発生回路としては、モード抑止
デコーディング信号をゲート電極に受けるトランジスタ
と、該トランジスタの導通により切断されるスイッチ素
子としてのヒューズと、該ヒューズにより設定される論
理状態に応じてモード抑止信号を出力する論理回路と、
を少なくとも備えて構成したものが最適であろう。
【００１３】また、本発明によれば、モード制御信号に
従って所定の動作モードを実行する半導体メモリ装置で
あって、所定のパッドから入力データを受けてコマンド
データを出力する手段（入力バッファ）と、前記コマン
ドデータがテストモードを指定するコマンドであれば該
当するモードデコーディング信号を発生し、またテスト
モードをディスエーブルさせるモード抑止信号の受信で
非活性となる手段（テストモードデコーダ）と、前記コ
マンドデータが一般動作モードを指定するコマンドであ
れば該当するモードデコーディング信号を発生する手段
（ユーザモードデコーダ）と、前記各モードデコーディ
ング信号を入力とし、その入力されたモードデコーディ
ング信号に従って対応するモード制御信号を出力する手
段（コマンドレジスタ）と、を備え、テストモード終了
後にはテストモードへの進行が防止されることを特徴と
した半導体メモリ装置が提供される。この場合、テスト
モードのディスエーブルを指定するコマンドデータを入
力してデコーディング手段（テストモード抑止デコー
ダ）でデコーディングし、該デコーディング信号に従っ
てスイッチ素子をスイッチ制御することにより、モード
抑止信号を発生するようにしておくとよい。更にこの場
合、デコーディング手段によるデコーディング信号をゲ
ート電極に受けるトランジスタと、該トランジスタの導
通により切断されるスイッチ素子としてのヒューズと、
該ヒューズにより設定される論理状態に応じて動作する
論理回路と、を用いてモード抑止信号を発生するように
するとよい。
従って所定の動作モードを実行する半導体メモリ装置で
あって、所定のパッドから入力データを受けてコマンド
データを出力する手段（入力バッファ）と、前記コマン
ドデータがテストモードを指定するコマンドであれば該
当するモードデコーディング信号を発生し、またテスト
モードをディスエーブルさせるモード抑止信号の受信で
非活性となる手段（テストモードデコーダ）と、前記コ
マンドデータが一般動作モードを指定するコマンドであ
れば該当するモードデコーディング信号を発生する手段
（ユーザモードデコーダ）と、前記各モードデコーディ
ング信号を入力とし、その入力されたモードデコーディ
ング信号に従って対応するモード制御信号を出力する手
段（コマンドレジスタ）と、を備え、テストモード終了
後にはテストモードへの進行が防止されることを特徴と
した半導体メモリ装置が提供される。この場合、テスト
モードのディスエーブルを指定するコマンドデータを入
力してデコーディング手段（テストモード抑止デコー
ダ）でデコーディングし、該デコーディング信号に従っ
てスイッチ素子をスイッチ制御することにより、モード
抑止信号を発生するようにしておくとよい。更にこの場
合、デコーディング手段によるデコーディング信号をゲ
ート電極に受けるトランジスタと、該トランジスタの導
通により切断されるスイッチ素子としてのヒューズと、
該ヒューズにより設定される論理状態に応じて動作する
論理回路と、を用いてモード抑止信号を発生するように
するとよい。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を添付の
図面を参照しつつ詳細に説明する。尚、図中の同じ部分
にはできるだけ同じ符号を付して説明する。
図面を参照しつつ詳細に説明する。尚、図中の同じ部分
にはできるだけ同じ符号を付して説明する。
【００１５】ここで使用する“ユーザモードデコーディ
ング信号（ＵＭＳ）”は、一般動作モードを実行するた
めのコマンドが受信されたときにユーザモードデコーダ
（５００）からデコーディング出力される一般動作モー
ドの実行信号である。また、“テストモードデコーディ
ング信号（ＴＭＳ）”は、テストモードを実行するため
のコマンドが受信されたときにテストモードデコーダ
（２００）からデコーディング出力されるテストモード
の実行信号である。更に、“モード抑止デコーディング
信号（ＴＭＤ）”は、テストの終了で発生されるテスト
モード抑止コマンドが受信されたときにテストモード抑
止デコーダ（３００）からデコーディング出力されるテ
ストモード終了を知らせる信号である。そして、“モー
ド抑止信号（ＤＩＳＴ）”は、前記モード抑止デコーデ
ィング信号（ＴＭＤ）が発生されたときにデコーダ制御
回路（４００）の内部スイッチ素子のスイッチングで出
力され、テストモードデコーダ（２００）の動作を恒久
的に抑止する制御信号である。
ング信号（ＵＭＳ）”は、一般動作モードを実行するた
めのコマンドが受信されたときにユーザモードデコーダ
（５００）からデコーディング出力される一般動作モー
ドの実行信号である。また、“テストモードデコーディ
ング信号（ＴＭＳ）”は、テストモードを実行するため
のコマンドが受信されたときにテストモードデコーダ
（２００）からデコーディング出力されるテストモード
の実行信号である。更に、“モード抑止デコーディング
信号（ＴＭＤ）”は、テストの終了で発生されるテスト
モード抑止コマンドが受信されたときにテストモード抑
止デコーダ（３００）からデコーディング出力されるテ
ストモード終了を知らせる信号である。そして、“モー
ド抑止信号（ＤＩＳＴ）”は、前記モード抑止デコーデ
ィング信号（ＴＭＤ）が発生されたときにデコーダ制御
回路（４００）の内部スイッチ素子のスイッチングで出
力され、テストモードデコーダ（２００）の動作を恒久
的に抑止する制御信号である。
【００１６】図３に、動作モード制御回路の実施形態を
ブロック図で示す。
ブロック図で示す。
【００１７】入力バッファ１００はチップのパッドから
入力されるデータを受け、コマンドデータＣＭＤとして
出力する機能をもつ。この実施形態では、８ビットのコ
マンドデータＣＭＤ０〜ＣＭＤ７が発生される。ユーザ
モードデコーダ５００は、該メモリ装置で遂行可能な一
般動作モードの数だけ単位デコーダを備えており、コマ
ンドデータＣＭＤが一般動作モードのコマンドであれば
該当するデコーダがデコーディングを行い、ユーザモー
ドデコーディング信号ＵＭＳを出力する。
入力されるデータを受け、コマンドデータＣＭＤとして
出力する機能をもつ。この実施形態では、８ビットのコ
マンドデータＣＭＤ０〜ＣＭＤ７が発生される。ユーザ
モードデコーダ５００は、該メモリ装置で遂行可能な一
般動作モードの数だけ単位デコーダを備えており、コマ
ンドデータＣＭＤが一般動作モードのコマンドであれば
該当するデコーダがデコーディングを行い、ユーザモー
ドデコーディング信号ＵＭＳを出力する。
【００１８】テストモードデコーダ２００は、該メモリ
装置で遂行可能なテストモードの数だけ単位デコーダを
備えており、コマンドデータＣＭＤがテストモードのコ
マンドであれば該当するデコーダがデコーディングを行
い、テストモードデコーディング信号ＴＭＳを出力す
る。このテストモードデコーダ２００の動作は、モード
抑止信号ＤＩＳＴにより恒久的に抑止可能である。
装置で遂行可能なテストモードの数だけ単位デコーダを
備えており、コマンドデータＣＭＤがテストモードのコ
マンドであれば該当するデコーダがデコーディングを行
い、テストモードデコーディング信号ＴＭＳを出力す
る。このテストモードデコーダ２００の動作は、モード
抑止信号ＤＩＳＴにより恒久的に抑止可能である。
【００１９】テストモード抑止デコーダ３００は、コマ
ンドデータＣＭＤがテストモード抑止のコマンドであれ
ばこれをデコーディングし、モード抑止デコーディング
信号ＴＭＤを出力する。デコーダ制御回路４００は内部
にスイッチ素子を備え、テストモード抑止デコーダ３０
０によるモード抑止デコーディング信号ＴＭＤが入力さ
れた場合には、スイッチ素子がスイッチングされてモー
ド抑止信号ＤＩＳＴを発生する抑止信号発生回路であ
る。スイッチ素子は、一度スイッチングされるとその状
態を維持するようにされている。従って、これらテスト
モード抑止デコーダ３００＋デコーダ制御回路４００か
らなる抑止手段により、一旦モード抑止信号ＤＩＳＴが
出されると、テストモードデコーダ２００は恒久的にそ
の動作を抑止される。
ンドデータＣＭＤがテストモード抑止のコマンドであれ
ばこれをデコーディングし、モード抑止デコーディング
信号ＴＭＤを出力する。デコーダ制御回路４００は内部
にスイッチ素子を備え、テストモード抑止デコーダ３０
０によるモード抑止デコーディング信号ＴＭＤが入力さ
れた場合には、スイッチ素子がスイッチングされてモー
ド抑止信号ＤＩＳＴを発生する抑止信号発生回路であ
る。スイッチ素子は、一度スイッチングされるとその状
態を維持するようにされている。従って、これらテスト
モード抑止デコーダ３００＋デコーダ制御回路４００か
らなる抑止手段により、一旦モード抑止信号ＤＩＳＴが
出されると、テストモードデコーダ２００は恒久的にそ
の動作を抑止される。
【００２０】コマンドレジスタ６００は、ユーザモード
デコーダ５００からユーザモードデコーディング信号Ｕ
ＭＳ、テストモードデコーダ２００からテストモードデ
コーディング信号ＴＭＳをそれぞれ受信し、これらデコ
ーディング信号を貯蔵した後に対応する動作モードを遂
行するためのモード制御信号(MODE CONTROL SIGNAL)を
出力する。本例のように８ビットのコマンドデータＣＭ
Ｄを使用するときには２５５種類のテストモード及び一
般動作モードが可能となる。
デコーダ５００からユーザモードデコーディング信号Ｕ
ＭＳ、テストモードデコーダ２００からテストモードデ
コーディング信号ＴＭＳをそれぞれ受信し、これらデコ
ーディング信号を貯蔵した後に対応する動作モードを遂
行するためのモード制御信号(MODE CONTROL SIGNAL)を
出力する。本例のように８ビットのコマンドデータＣＭ
Ｄを使用するときには２５５種類のテストモード及び一
般動作モードが可能となる。
【００２１】この動作モード制御回路の動作についてテ
ストモードの場合から順に説明する。
ストモードの場合から順に説明する。
【００２２】テストモードの場合は、テストモードデコ
ーダ２００による制御が行われる。テストモードデコー
ダ２００は、デコーダ制御回路４００によるモード抑止
信号ＤＩＳＴの論理に従って動作制御され、このモード
抑止信号ＤＩＳＴが発生しない限りコマンドデータＣＭ
Ｄをデコーディングし、対応するテストモードを遂行す
るためのテストモードデコーディング信号ＴＭＳを発生
する。テストモードを指令するコマンドデータＣＭＤは
テストモードの種類に応じて異なるデータ値を有してお
り、そしてテストモードデコーダ２００は、実行可能な
テストモードの種類数分の単位デコーダを備えている。
即ち、モード抑止信号ＤＩＳＴが発生しない限りテスト
モードデコーダ２００はエネーブル状態にあり、エネー
ブル状態である間は、入力バッファ１００から出力され
るコマンドデータＣＭＤを受信してテストコマンドであ
れば該当する単位デコーダから、該コマンドデータＣＭ
Ｄで指定されたテストモードを遂行するためのテストモ
ードデコーディング信号ＴＭＳｊが発生される。
ーダ２００による制御が行われる。テストモードデコー
ダ２００は、デコーダ制御回路４００によるモード抑止
信号ＤＩＳＴの論理に従って動作制御され、このモード
抑止信号ＤＩＳＴが発生しない限りコマンドデータＣＭ
Ｄをデコーディングし、対応するテストモードを遂行す
るためのテストモードデコーディング信号ＴＭＳを発生
する。テストモードを指令するコマンドデータＣＭＤは
テストモードの種類に応じて異なるデータ値を有してお
り、そしてテストモードデコーダ２００は、実行可能な
テストモードの種類数分の単位デコーダを備えている。
即ち、モード抑止信号ＤＩＳＴが発生しない限りテスト
モードデコーダ２００はエネーブル状態にあり、エネー
ブル状態である間は、入力バッファ１００から出力され
るコマンドデータＣＭＤを受信してテストコマンドであ
れば該当する単位デコーダから、該コマンドデータＣＭ
Ｄで指定されたテストモードを遂行するためのテストモ
ードデコーディング信号ＴＭＳｊが発生される。
【００２３】図４に、テストモードデコーダ２００に用
いる単位デコーダの構成例を示している。本実施形態で
は、入力バッファ１００から８ビットのコマンドデータ
ＣＭＤが出力される。従って、各４ビット入力のＮＡＮ
Ｄゲート２１０，２２０が用いられており、相補信号も
含めたコマンドデータＣＭＤの対応するビットの入力
で、所定のテストモードを指定するテストモードデコー
ディング信号ＴＭＳｊが出力される。ＮＡＮＤゲート２
１０，２２０は、コマンドデータＣＭＤの入力対象ビッ
トがすべて論理“１”であれば論理“ロウ”を出力し、
これを入力したＮＯＲゲート２３０は、モード抑止信号
ＤＩＳＴが論理“ロウ”であれば論理“ハイ”のテスト
モードデコーディング信号ＴＭＳｊを出力し、該当する
テストモードが実行される。
いる単位デコーダの構成例を示している。本実施形態で
は、入力バッファ１００から８ビットのコマンドデータ
ＣＭＤが出力される。従って、各４ビット入力のＮＡＮ
Ｄゲート２１０，２２０が用いられており、相補信号も
含めたコマンドデータＣＭＤの対応するビットの入力
で、所定のテストモードを指定するテストモードデコー
ディング信号ＴＭＳｊが出力される。ＮＡＮＤゲート２
１０，２２０は、コマンドデータＣＭＤの入力対象ビッ
トがすべて論理“１”であれば論理“ロウ”を出力し、
これを入力したＮＯＲゲート２３０は、モード抑止信号
ＤＩＳＴが論理“ロウ”であれば論理“ハイ”のテスト
モードデコーディング信号ＴＭＳｊを出力し、該当する
テストモードが実行される。
【００２４】モード抑止信号ＤＩＳＴは、テストモード
実行可能なときには論理“ロウ”で発生され、全テスト
モード終了後には論理“ハイ”へ遷移する。従って、特
定のテストモードのコマンドが受信され、テストモード
可能であれば、該当する単位デコーダのＮＯＲゲート２
３０から論理“ハイ”のテストモードデコーディング信
号ＴＭＳｊが出力される。一方、特定のテストモードの
コマンドに該当しない単位デコーダであれば、或いは、
モード抑止信号ＤＩＳＴが論理“ハイ”で入力されてい
る場合は、当該単位デコーダのＮＯＲゲート２３０は論
理“ロウ”のテストモードデコーディング信号ＴＭＳｊ
を出力し、これに該当するテストモードが活性化される
ことはない。
実行可能なときには論理“ロウ”で発生され、全テスト
モード終了後には論理“ハイ”へ遷移する。従って、特
定のテストモードのコマンドが受信され、テストモード
可能であれば、該当する単位デコーダのＮＯＲゲート２
３０から論理“ハイ”のテストモードデコーディング信
号ＴＭＳｊが出力される。一方、特定のテストモードの
コマンドに該当しない単位デコーダであれば、或いは、
モード抑止信号ＤＩＳＴが論理“ハイ”で入力されてい
る場合は、当該単位デコーダのＮＯＲゲート２３０は論
理“ロウ”のテストモードデコーディング信号ＴＭＳｊ
を出力し、これに該当するテストモードが活性化される
ことはない。
【００２５】このような単位デコーダは実行可能なテス
トモード数だけ備えられ、それぞれ対応するテストコマ
ンドデータＣＭＤのビットを受けてデコーディングを行
う。この例では５種類のテストモードが可能の場合で、
テストモードデコーディング信号ＴＭＳ０〜ＴＭＳ４
（ｊ＝０〜４）がそれぞれ該当の単位デコーダから発生
される。
トモード数だけ備えられ、それぞれ対応するテストコマ
ンドデータＣＭＤのビットを受けてデコーディングを行
う。この例では５種類のテストモードが可能の場合で、
テストモードデコーディング信号ＴＭＳ０〜ＴＭＳ４
（ｊ＝０〜４）がそれぞれ該当の単位デコーダから発生
される。
【００２６】すべてのテストモードが終了し、入力バッ
ファ１００を介してテストモードの抑止を指定するコマ
ンドデータＣＭＤが入力されると、テストモード抑止デ
コーダ３００がこれを感知し、モード抑止デコーディン
グ信号ＴＭＤを発生する。図５に、このテストモード抑
止デコーダ３００の構成例を示す。
ファ１００を介してテストモードの抑止を指定するコマ
ンドデータＣＭＤが入力されると、テストモード抑止デ
コーダ３００がこれを感知し、モード抑止デコーディン
グ信号ＴＭＤを発生する。図５に、このテストモード抑
止デコーダ３００の構成例を示す。
【００２７】この回路は、ＮＡＮＤゲート３１０，３２
０を用いてテストモード抑止指定のコマンドデータＣＭ
Ｄをデコーディングする構成である。即ち、ＮＡＮＤゲ
ート３１０，３２０は、受信されるコマンドデータＣＭ
Ｄがテストモードを抑止するコマンド、つまり入力対象
のビットがすべて論理“１”であれば、これに従って論
理“ロウ”の信号を発生する。そして、これに応じるＮ
ＯＲゲート３３０から論理“ハイ”のモード抑止デコー
ディング信号ＴＭＤが出力される。これ以外の場合に
は、論理“ロウ”のモード抑止デコーディング信号ＴＭ
Ｄが出力されるのは勿論である。
０を用いてテストモード抑止指定のコマンドデータＣＭ
Ｄをデコーディングする構成である。即ち、ＮＡＮＤゲ
ート３１０，３２０は、受信されるコマンドデータＣＭ
Ｄがテストモードを抑止するコマンド、つまり入力対象
のビットがすべて論理“１”であれば、これに従って論
理“ロウ”の信号を発生する。そして、これに応じるＮ
ＯＲゲート３３０から論理“ハイ”のモード抑止デコー
ディング信号ＴＭＤが出力される。これ以外の場合に
は、論理“ロウ”のモード抑止デコーディング信号ＴＭ
Ｄが出力されるのは勿論である。
【００２８】テストモード抑止デコーダ３００から論理
“ハイ”のモード抑止デコーディング信号ＴＭＤが出力
されると、これに応じてデコーダ制御回路４００のスイ
ッチ素子がスイッチングされ、モード抑止信号ＤＩＳＴ
が発生される。このモード抑止信号ＤＩＳＴは一旦発生
するとその状態を維持し、これによりテストモードデコ
ーダ２００はディスエーブルとされ、テストモードを指
定するコマンドデータＣＭＤが受信されたとしても、こ
れに応じるテストモードデコーディング信号ＴＭＳの発
生は抑止される。従って、当該メモリ装置のテストモー
ド進行は確実に防止される。
“ハイ”のモード抑止デコーディング信号ＴＭＤが出力
されると、これに応じてデコーダ制御回路４００のスイ
ッチ素子がスイッチングされ、モード抑止信号ＤＩＳＴ
が発生される。このモード抑止信号ＤＩＳＴは一旦発生
するとその状態を維持し、これによりテストモードデコ
ーダ２００はディスエーブルとされ、テストモードを指
定するコマンドデータＣＭＤが受信されたとしても、こ
れに応じるテストモードデコーディング信号ＴＭＳの発
生は抑止される。従って、当該メモリ装置のテストモー
ド進行は確実に防止される。
【００２９】図６に、デコーダ制御回路４００の構成例
を示す。この例ではスイッチ素子に、電源電圧と接続ノ
ードＮ２との間に設けたヒューズ４１０を用いてある。
このヒューズ４１０としては、電気的ポリヒューズ(ele
ctrical poly fuse)を使用した電気的切断可能なものが
最適である。但しこれ以外にも、レーザ切断可能なヒュ
ーズや、或いはヒューズの他にも不揮発性記憶素子等を
使用することが可能である。
を示す。この例ではスイッチ素子に、電源電圧と接続ノ
ードＮ２との間に設けたヒューズ４１０を用いてある。
このヒューズ４１０としては、電気的ポリヒューズ(ele
ctrical poly fuse)を使用した電気的切断可能なものが
最適である。但しこれ以外にも、レーザ切断可能なヒュ
ーズや、或いはヒューズの他にも不揮発性記憶素子等を
使用することが可能である。
【００３０】接続ノードＮ２と接地との間には、チップ
エネーブル信号バーＣＥをインバータ４２０で反転して
ゲート電極に受けるＮＭＯＳトランジスタ４３０と、ゲ
ート電極を接地したデプレッション形ＮＭＯＳトランジ
スタ４４０と、を直列接続させてある。更に、接続ノー
ドＮ２と接地との間には、これらＮＭＯＳトランジスタ
４３０及びＮＭＯＳトランジスタ４４０と並列にして、
ゲート電極にモード抑止デコーディング信号ＴＭＤを入
力したＮＭＯＳトランジスタ４５０が設けてある。ＮＯ
Ｒゲート４６０は、接続ノードＮ２の信号とチップエネ
ーブル信号バーＣＥを入力とし、これら２入力が論理
“ロウ”であれば論理“ハイ”のモード抑止信号ＤＩＳ
Ｔを出力し、これ以外であれば論理“ロウ”を出力す
る。
エネーブル信号バーＣＥをインバータ４２０で反転して
ゲート電極に受けるＮＭＯＳトランジスタ４３０と、ゲ
ート電極を接地したデプレッション形ＮＭＯＳトランジ
スタ４４０と、を直列接続させてある。更に、接続ノー
ドＮ２と接地との間には、これらＮＭＯＳトランジスタ
４３０及びＮＭＯＳトランジスタ４４０と並列にして、
ゲート電極にモード抑止デコーディング信号ＴＭＤを入
力したＮＭＯＳトランジスタ４５０が設けてある。ＮＯ
Ｒゲート４６０は、接続ノードＮ２の信号とチップエネ
ーブル信号バーＣＥを入力とし、これら２入力が論理
“ロウ”であれば論理“ハイ”のモード抑止信号ＤＩＳ
Ｔを出力し、これ以外であれば論理“ロウ”を出力す
る。
【００３１】上述のように、テストモード実行可能であ
ればモード抑止デコーディング信号ＴＭＤは論理“ロ
ウ”で印加される。従って、ＮＭＯＳトランジスタ４５
０はＯＦＦの状態を保たれる。このＮＭＯＳトランジス
タ４５０がＯＦＦであればヒューズ４１０は切断されず
におかれ、接続ノードＮ２には電源電圧が提供されるこ
とになる。ＮＭＯＳトランジスタ４３０，４４０はその
導通状態において、ＮＯＲゲート４６０が論理“ハイ”
を感知できる程度の電位を接続ノードＮ２に設定可能な
チャネル抵抗を有するサイズに設計されている。従っ
て、ＮＭＯＳトランジスタ４３０は、インバータ４２０
によるチップエネーブル信号バーＣＥの反転で論理“ハ
イ”がゲート電極に入力されてＯＮを維持し、ＮＭＯＳ
トランジスタ４４０は、デプレッション形でＯＮを維持
する状態にあっても、接続ノードＮ２には、ＮＯＲゲー
ト４６０に対する論理“ハイ”の電位が常に設定され
る。その結果、ＮＯＲゲート４６０からは、テストモー
ド実行可能であれば、即ちモード抑止デコーディング信
号ＴＭＤが発生しなければ、論理“ロウ”のモード抑止
信号ＤＩＳＴが出力される。
ればモード抑止デコーディング信号ＴＭＤは論理“ロ
ウ”で印加される。従って、ＮＭＯＳトランジスタ４５
０はＯＦＦの状態を保たれる。このＮＭＯＳトランジス
タ４５０がＯＦＦであればヒューズ４１０は切断されず
におかれ、接続ノードＮ２には電源電圧が提供されるこ
とになる。ＮＭＯＳトランジスタ４３０，４４０はその
導通状態において、ＮＯＲゲート４６０が論理“ハイ”
を感知できる程度の電位を接続ノードＮ２に設定可能な
チャネル抵抗を有するサイズに設計されている。従っ
て、ＮＭＯＳトランジスタ４３０は、インバータ４２０
によるチップエネーブル信号バーＣＥの反転で論理“ハ
イ”がゲート電極に入力されてＯＮを維持し、ＮＭＯＳ
トランジスタ４４０は、デプレッション形でＯＮを維持
する状態にあっても、接続ノードＮ２には、ＮＯＲゲー
ト４６０に対する論理“ハイ”の電位が常に設定され
る。その結果、ＮＯＲゲート４６０からは、テストモー
ド実行可能であれば、即ちモード抑止デコーディング信
号ＴＭＤが発生しなければ、論理“ロウ”のモード抑止
信号ＤＩＳＴが出力される。
【００３２】ＮＭＯＳトランジスタ４５０は、ＯＮした
ときにはヒューズ４１０を切断し得る大電流を流すこと
が可能な程度に大きなサイズで設計されている。従っ
て、全テストモード終了でテストモード解除信号ＴＭＤ
が論理“ハイ”で印加されると、ＮＭＯＳトランジスタ
４５０の導通によりヒューズ４１０を介して大電流が流
れヒューズ４１０が切断される。ヒューズ４１０が切断
されれば、電源がカットされるので接続ノードＮ２は論
理“ロウ”に遷移する。その結果、ＮＯＲゲート４６０
の２入力が論理“ロウ”になり、従って論理“ハイ”の
モード抑止信号ＤＩＳＴが出力される。この論理“ハ
イ”のモード抑止信号ＤＩＳＴがテストモードデコーダ
２００のＮＯＲゲート２３０に入力されることで、該Ｎ
ＯＲゲート２３０からは恒常的に論理“ロウ”が出力さ
れる。即ち、モード抑止信号ＤＩＳＴによりテストモー
ドデコーダ２００が恒久的にディスエーブルとされ、テ
ストモードへ進行することが確実に防止される。
ときにはヒューズ４１０を切断し得る大電流を流すこと
が可能な程度に大きなサイズで設計されている。従っ
て、全テストモード終了でテストモード解除信号ＴＭＤ
が論理“ハイ”で印加されると、ＮＭＯＳトランジスタ
４５０の導通によりヒューズ４１０を介して大電流が流
れヒューズ４１０が切断される。ヒューズ４１０が切断
されれば、電源がカットされるので接続ノードＮ２は論
理“ロウ”に遷移する。その結果、ＮＯＲゲート４６０
の２入力が論理“ロウ”になり、従って論理“ハイ”の
モード抑止信号ＤＩＳＴが出力される。この論理“ハ
イ”のモード抑止信号ＤＩＳＴがテストモードデコーダ
２００のＮＯＲゲート２３０に入力されることで、該Ｎ
ＯＲゲート２３０からは恒常的に論理“ロウ”が出力さ
れる。即ち、モード抑止信号ＤＩＳＴによりテストモー
ドデコーダ２００が恒久的にディスエーブルとされ、テ
ストモードへ進行することが確実に防止される。
【００３３】この後に受信されるコマンドデータＣＭＤ
はすべて一般動作モードのコマンドデータＣＭＤである
ので、ユーザモードデコーダ５００の動作により、入力
されたコマンドデータＣＭＤに該当するユーザモードデ
コーディング信号ＵＭＳが発生される。図７に、このユ
ーザモードデコーダ５００の構成例を示す。同図に示す
のは、実行可能な一般動作モードの数だけ備えられる単
位デコーダの１つである。
はすべて一般動作モードのコマンドデータＣＭＤである
ので、ユーザモードデコーダ５００の動作により、入力
されたコマンドデータＣＭＤに該当するユーザモードデ
コーディング信号ＵＭＳが発生される。図７に、このユ
ーザモードデコーダ５００の構成例を示す。同図に示す
のは、実行可能な一般動作モードの数だけ備えられる単
位デコーダの１つである。
【００３４】入力バッファ１００による８ビットのコマ
ンドデータＣＭＤはその相補信号も含めて、対応する４
ビット入力のＮＡＮＤゲート５１０，５２０へ入力さ
れ、デコーディングされる。本例では８種類の一般動作
モードが可能とされ、そのために８つのユーザモードデ
コーディング信号ＵＭＳ０〜ＵＭＳ７が対応する単位デ
コーダから出力されるようにしてある。ＮＡＮＤゲート
５１０，５２０に入力される各４ビットのコマンドデー
タＣＭＤが、該当する一般動作モードを指定するもので
あれば、これらＮＡＮＤゲート５１０，５２０から論理
“ロウ”の信号が出力される。そしてこれを受けたＮＯ
Ｒゲート５３０から、対応する一般動作モードをエネー
ブルさせる論理“ハイ”のユーザモードデコーディング
信号ＵＭＳｉ（ｉ＝０〜７）が出力される。一方、この
単位デコーダに入力されるコマンドデータＣＭＤが担当
の一般動作モードを指定するものでなければ、ＮＡＮＤ
ゲート５１０，５２０の少なくともどちらかから論理
“ハイ”が出力されるので、ＮＯＲゲート５３０の出力
は論理“ロウ”となる。
ンドデータＣＭＤはその相補信号も含めて、対応する４
ビット入力のＮＡＮＤゲート５１０，５２０へ入力さ
れ、デコーディングされる。本例では８種類の一般動作
モードが可能とされ、そのために８つのユーザモードデ
コーディング信号ＵＭＳ０〜ＵＭＳ７が対応する単位デ
コーダから出力されるようにしてある。ＮＡＮＤゲート
５１０，５２０に入力される各４ビットのコマンドデー
タＣＭＤが、該当する一般動作モードを指定するもので
あれば、これらＮＡＮＤゲート５１０，５２０から論理
“ロウ”の信号が出力される。そしてこれを受けたＮＯ
Ｒゲート５３０から、対応する一般動作モードをエネー
ブルさせる論理“ハイ”のユーザモードデコーディング
信号ＵＭＳｉ（ｉ＝０〜７）が出力される。一方、この
単位デコーダに入力されるコマンドデータＣＭＤが担当
の一般動作モードを指定するものでなければ、ＮＡＮＤ
ゲート５１０，５２０の少なくともどちらかから論理
“ハイ”が出力されるので、ＮＯＲゲート５３０の出力
は論理“ロウ”となる。
【００３５】このような動作過程を整理すると次表に示
すようになる。
すようになる。
【表１】
【００３６】尚、前述のようにテストモードは、冗長等
のように半導体メモリ装置のハードウエア的な特性に影
響を与える動作モードの総称であり、一般動作モードは
データの読出、書込、消去等のようにハードウェハ的特
性に影響を与えることのない動作モードの総称である。
のように半導体メモリ装置のハードウエア的な特性に影
響を与える動作モードの総称であり、一般動作モードは
データの読出、書込、消去等のようにハードウェハ的特
性に影響を与えることのない動作モードの総称である。
【００３７】図８に示すのは、テストモード実行可能な
場合における上記各信号の波形である。このときには、
テストモード抑止コマンドは当然発生しないので、テス
トモード抑止デコーダ３００によるモード抑止デコーデ
ィング信号ＴＭＤは論理“ロウ”を維持する。従って、
チップエネーブル信号バーＣＥが論理“ロウ”で提供さ
れても、デコーダ制御回路４００では、ＮＭＯＳトラン
ジスタ４５０がＯＦＦなのでＮＯＲゲート４６０の一入
力が論理“ハイ”になり、モード抑止信号ＤＩＳＴは論
理“ロウ”のままである。この結果、テストモードデコ
ーダ２００とユーザモードデコーダ５００によりコマン
ドデータＣＭＤがデコーディングされ、対応するテスト
モード又は一般動作モードが実行される。
場合における上記各信号の波形である。このときには、
テストモード抑止コマンドは当然発生しないので、テス
トモード抑止デコーダ３００によるモード抑止デコーデ
ィング信号ＴＭＤは論理“ロウ”を維持する。従って、
チップエネーブル信号バーＣＥが論理“ロウ”で提供さ
れても、デコーダ制御回路４００では、ＮＭＯＳトラン
ジスタ４５０がＯＦＦなのでＮＯＲゲート４６０の一入
力が論理“ハイ”になり、モード抑止信号ＤＩＳＴは論
理“ロウ”のままである。この結果、テストモードデコ
ーダ２００とユーザモードデコーダ５００によりコマン
ドデータＣＭＤがデコーディングされ、対応するテスト
モード又は一般動作モードが実行される。
【００３８】この図８の波形図では、一般動作モードの
ユーザモード０及びユーザモード５、そしてテストモー
ド３を順次に実行する場合の例が示されている。まず最
初にユーザモード０のコマンドデータＣＭＤが入力され
ると、ユーザモードデコーダ５００内のユーザモード０
対応の単位デコーダから、ユーザモードデコーディング
信号ＵＭＳ０が論理“ハイ”で出力される。このユーザ
モードデコーディング信号ＵＭＳ０はコマンドレジスタ
６００で貯蔵された後、モード制御信号としてメモリの
制御回路（図示略）へ印加される。これにより、該制御
回路の制御でユーザモード０がエネーブルされる。この
後にユーザモード５を指定するコマンドデータＣＭＤが
入力されると、ユーザモードデコーダ５００内の該当す
る単位デコーダからユーザモードデコーディング信号Ｕ
ＭＳ５が発生され、ユーザモード０の場合と同じように
して実行に移される。
ユーザモード０及びユーザモード５、そしてテストモー
ド３を順次に実行する場合の例が示されている。まず最
初にユーザモード０のコマンドデータＣＭＤが入力され
ると、ユーザモードデコーダ５００内のユーザモード０
対応の単位デコーダから、ユーザモードデコーディング
信号ＵＭＳ０が論理“ハイ”で出力される。このユーザ
モードデコーディング信号ＵＭＳ０はコマンドレジスタ
６００で貯蔵された後、モード制御信号としてメモリの
制御回路（図示略）へ印加される。これにより、該制御
回路の制御でユーザモード０がエネーブルされる。この
後にユーザモード５を指定するコマンドデータＣＭＤが
入力されると、ユーザモードデコーダ５００内の該当す
る単位デコーダからユーザモードデコーディング信号Ｕ
ＭＳ５が発生され、ユーザモード０の場合と同じように
して実行に移される。
【００３９】次に、テストモード３のコマンドデータＣ
ＭＤが入力されると、これに応じてテストモードデコー
ダ２００内のテストモード３該当の単位デコーダから、
テストモードデコーディング信号ＴＭＳ３が論理“ハ
イ”で出力される。このテストモードデコーディング信
号ＴＭＳ３はコマンドレジスタ６００で貯蔵された後、
モード制御信号として制御回路へ印加され、該当するテ
ストモードがエネーブルされる。
ＭＤが入力されると、これに応じてテストモードデコー
ダ２００内のテストモード３該当の単位デコーダから、
テストモードデコーディング信号ＴＭＳ３が論理“ハ
イ”で出力される。このテストモードデコーディング信
号ＴＭＳ３はコマンドレジスタ６００で貯蔵された後、
モード制御信号として制御回路へ印加され、該当するテ
ストモードがエネーブルされる。
【００４０】これらの動作に際して、他の一般動作モー
ド及びテストモードのデコーディング信号ＵＭＳｉ，Ｔ
ＭＳｊは当然ながら論理“ロウ”を維持する。このよう
にして、この場合には一般動作モードとテストモードの
すべてが実行できる。即ち、メモリ装置の特性変更や欠
陥救済にテストモードの該当機能を用い、メモリの読
出、書込、消去等の点検に一般動作モードの該当機能を
用いることができる。
ド及びテストモードのデコーディング信号ＵＭＳｉ，Ｔ
ＭＳｊは当然ながら論理“ロウ”を維持する。このよう
にして、この場合には一般動作モードとテストモードの
すべてが実行できる。即ち、メモリ装置の特性変更や欠
陥救済にテストモードの該当機能を用い、メモリの読
出、書込、消去等の点検に一般動作モードの該当機能を
用いることができる。
【００４１】一方、必要とされるテストモードをすべて
終えた後には、テストモード抑止を指定するコマンドに
よるテストモードへの進行抑止が行われる。図９には、
そのテスト抑止コマンド発生時の波形図を示している。
終えた後には、テストモード抑止を指定するコマンドに
よるテストモードへの進行抑止が行われる。図９には、
そのテスト抑止コマンド発生時の波形図を示している。
【００４２】テスト抑止(TEST MODE DISABLE) コマンド
が入力されると、テストモード抑止デコーダ３００から
モード抑止デコーディング信号ＴＭＤが論理“ハイ”で
出力される。そしてこれにより、デコーダ制御回路４０
０のＮＭＯＳトランジスタ４５０がＯＮとなり、ヒュー
ズ４１０が切断される。このヒューズ４１０の切断によ
り接続ノードＮ２が恒常的に論理“ロウ”レベルになる
ので、ＮＯＲゲート４６０によるモード抑止信号ＤＩＳ
Ｔは論理“ハイ”を維持することになる。モード抑止信
号ＤＩＳＴが論理“ハイ”になると、これをＮＯＲゲー
ト２３０の一入力とする単位デコーダを備えたテストモ
ードデコーダ２００から出力される全テストモードデコ
ーディング信号ＴＭＳｊは、恒常的に論理“ロウ”とな
ることになる。従って、この後にテストモードは実行で
きない状態になる。
が入力されると、テストモード抑止デコーダ３００から
モード抑止デコーディング信号ＴＭＤが論理“ハイ”で
出力される。そしてこれにより、デコーダ制御回路４０
０のＮＭＯＳトランジスタ４５０がＯＮとなり、ヒュー
ズ４１０が切断される。このヒューズ４１０の切断によ
り接続ノードＮ２が恒常的に論理“ロウ”レベルになる
ので、ＮＯＲゲート４６０によるモード抑止信号ＤＩＳ
Ｔは論理“ハイ”を維持することになる。モード抑止信
号ＤＩＳＴが論理“ハイ”になると、これをＮＯＲゲー
ト２３０の一入力とする単位デコーダを備えたテストモ
ードデコーダ２００から出力される全テストモードデコ
ーディング信号ＴＭＳｊは、恒常的に論理“ロウ”とな
ることになる。従って、この後にテストモードは実行で
きない状態になる。
【００４３】即ち、図９に示すように、テストモード２
を指定するコマンドデータＣＭＤが入力されても、テス
トモードデコーダ２００におけるデコーディングはモー
ド抑止信号ＤＩＳＴにより抑止されているので、テスト
モードデコーディング信号ＴＭＳ２が発生されることは
なく、従ってテストモード２を実行することはできな
い。しかしながら、ユーザモードデコーダ５００の単位
デコーダはモード抑止信号ＤＩＳＴに一切関与しないの
で、図９に示すユーザモード３のように一般動作モード
については実行可能である。つまり、テストモード抑止
の後は、一般動作モードのみが動作モードとして実行可
能になる。
を指定するコマンドデータＣＭＤが入力されても、テス
トモードデコーダ２００におけるデコーディングはモー
ド抑止信号ＤＩＳＴにより抑止されているので、テスト
モードデコーディング信号ＴＭＳ２が発生されることは
なく、従ってテストモード２を実行することはできな
い。しかしながら、ユーザモードデコーダ５００の単位
デコーダはモード抑止信号ＤＩＳＴに一切関与しないの
で、図９に示すユーザモード３のように一般動作モード
については実行可能である。つまり、テストモード抑止
の後は、一般動作モードのみが動作モードとして実行可
能になる。
【００４４】
【発明の効果】以上述べてきたように本発明によれば、
コマンドのデコーディングにより一般動作モード、テス
トモードの各モード識別を行うようにしたことで、モー
ド数を大幅に増やすことが可能であり、加えて、テスト
抑止コマンドを設定しておいてこれが入力された場合に
はテストモード用のデコーダを恒久的に動作抑止するよ
うにしたので、高電圧によりテストモードを設定する従
来技術に比べて遙に確実に、テストモードへの誤進行を
防止することができるようになる。
コマンドのデコーディングにより一般動作モード、テス
トモードの各モード識別を行うようにしたことで、モー
ド数を大幅に増やすことが可能であり、加えて、テスト
抑止コマンドを設定しておいてこれが入力された場合に
はテストモード用のデコーダを恒久的に動作抑止するよ
うにしたので、高電圧によりテストモードを設定する従
来技術に比べて遙に確実に、テストモードへの誤進行を
防止することができるようになる。
【図１】従来における動作モード制御用の回路の一例を
示す回路図。
示す回路図。
【図２】従来における動作モード制御用の回路の他の例
を示すブロック図。
を示すブロック図。
【図３】本発明による動作モード制御回路の実施形態を
示すブロック図。
示すブロック図。
【図４】図３に示すテストモードデコーダの具体例を示
す回路図。
す回路図。
【図５】図３に示すテストモード抑止デコーダの具体例
を示す回路図。
を示す回路図。
【図６】図３に示すデコーダ制御回路の具体例を示す回
路図。
路図。
【図７】図３に示すユーザモードデコーダの具体例を示
す回路図。
す回路図。
【図８】図３〜図７の回路のテストモード抑止前におけ
る動作での各信号波形図。
る動作での各信号波形図。
【図９】図３〜図７の回路のテストモード抑止後におけ
る動作での各信号波形図。
る動作での各信号波形図。
１００ 入力バッファ ２００ テストモードデコーダ ３００ テストモード抑止デコーダ ４００ デコーダ制御回路 ５００ ユーザモードデコーダ ６００ コマンドレジスタ ＣＭＤ コマンドデータ ＵＭＳ ユーザモードデコーディング信号 ＴＭＳ テストモードデコーディング信号 ＴＭＤ モード抑止デコーディング信号 ＤＩＳＴ モード抑止信号
Claims (10)
- 【請求項１】 コマンドデータを入力し、該コマンドデ
ータのデコーディング信号に応じて所定の動作モードを
遂行する半導体メモリ装置であって、 テストモード抑止を指定するコマンドデータをデコーデ
ィングし、これに応じてテストモードを抑止させるモー
ド抑止信号を発生する抑止手段と、１以上のデコーダを
備え、テストモードを指定するコマンドデータをデコー
ディングして該当テストモードのデコーディング信号を
発生し、また前記モード抑止信号が受信されたときには
動作抑止となる第１のデコーディング手段と、１以上の
デコーダを備え、一般動作モードを指定するコマンドデ
ータをデコーディングして該当一般動作モードのデコー
ディング信号を発生する第２のデコーディング手段と、
を有し、テストモード終了後にはテストモードへの進行
が防止されるようになっていることを特徴とする半導体
メモリ装置。 - 【請求項２】 抑止手段は、コマンドデータをデコーデ
ィングしてモード抑止デコーディング信号を発生するデ
コーダと、該モード抑止デコーディング信号に従ってス
イッチ制御されるスイッチ素子によりモード抑止信号を
発生する抑止信号発生回路と、からなる請求項１記載の
半導体メモリ装置。 - 【請求項３】 抑止信号発生回路は、モード抑止デコー
ディング信号をゲート電極に受けるトランジスタと、該
トランジスタの導通により切断されるスイッチ素子とし
てのヒューズと、該ヒューズにより設定される論理状態
に応じてモード抑止信号を出力する論理回路と、を少な
くとも備えてなる請求項２記載の半導体メモリ装置。 - 【請求項４】 モード制御信号に従って所定の動作モー
ドを実行する半導体メモリ装置であって、 所定のパッドから入力データを受けてコマンドデータを
出力する手段と、前記コマンドデータがテストモードを
指定するコマンドであれば該当するモードデコーディン
グ信号を発生し、またテストモードをディスエーブルさ
せるモード抑止信号の受信で非活性となる手段と、前記
コマンドデータが一般動作モードを指定するコマンドで
あれば該当するモードデコーディング信号を発生する手
段と、前記各モードデコーディング信号を入力とし、そ
の入力されたモードデコーディング信号に従って対応す
るモード制御信号を出力する手段と、を備え、テストモ
ード終了後にはテストモードへの進行が防止されるよう
になっていることを特徴とする半導体メモリ装置。 - 【請求項５】 テストモードのディスエーブルを指定す
るコマンドデータを入力してデコーディング手段でデコ
ーディングし、該デコーディング信号に従ってスイッチ
素子をスイッチ制御することにより、モード抑止信号を
発生するようにした請求項４記載の半導体メモリ装置。 - 【請求項６】 デコーディング手段によるデコーディン
グ信号をゲート電極に受けるトランジスタと、該トラン
ジスタの導通により切断されるスイッチ素子としてのヒ
ューズと、該ヒューズにより設定される論理状態に応じ
て動作する論理回路と、を用いてモード抑止信号を発生
する請求項５記載の半導体メモリ装置。 - 【請求項７】 コマンドデータを使用した半導体メモリ
装置の動作モード制御方法であって、 一般動作モード及びテストモード用に設けた複数のデコ
ーダによるコマンドデータのデコーディングに従って前
記各モードを実行するようにし、且つテストモード終了
後にはテストモード用に設けた前記デコーダの動作を抑
止するようにしたことを特徴とする動作モード制御方
法。 - 【請求項８】 テストモード終了後にテストモード抑止
用のコマンドデータを入力することで抑止手段を動作さ
せ、該抑止手段の出力によりテストモード用のデコーダ
の動作を抑止するようにした請求項７記載の動作モード
制御方法。 - 【請求項９】 テストモード抑止用のコマンドデータを
デコーダでデコーディングし、該デコーディング信号に
よりスイッチ素子をスイッチ制御することでモード抑止
信号を発生し、該信号をテストモード用のデコーダへ提
供して動作を抑止するようにした請求項８記載の動作モ
ード制御方法。 - 【請求項１０】 コマンドデータを使用した半導体メモ
リ装置の動作モード制御方法であって、 コマンドデータを入力する過程と、入力したコマンドデ
ータをデコーディングして一般動作モードのコマンドデ
ータであれば該当する一般動作モードを実行する過程
と、入力したコマンドデータをデコーディングしてテス
トモードのコマンドデータであれば該当するテストモー
ドを実行する過程と、入力したコマンドデータをデコー
ディングしてテストモード抑止のコマンドデータであれ
ば前記テストモードを実行する過程を恒久的に抑止する
過程と、を行うようにしたことを特徴とする動作モード
制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032089A KR0140176B1 (ko) | 1994-11-30 | 1994-11-30 | 반도체 메모리장치의 동작모드 제어장치 및 방법 |
| KR1994P32089 | 1994-11-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263996A true JPH08263996A (ja) | 1996-10-11 |
Family
ID=19399732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7312905A Pending JPH08263996A (ja) | 1994-11-30 | 1995-11-30 | 半導体メモリ装置の動作モード制御方法とその回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5781485A (ja) |
| JP (1) | JPH08263996A (ja) |
| KR (1) | KR0140176B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100648526B1 (ko) * | 1999-04-30 | 2006-11-24 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치, 이 반도체 기억 장치를 탑재한 회로기판 및 이 반도체 기억 장치와 회로 기판의 상호 접속시험 방법 |
| JP2007087424A (ja) * | 2006-12-14 | 2007-04-05 | Oki Electric Ind Co Ltd | Ｉｃカード用ｌｓｉおよびその使用方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100267781B1 (ko) * | 1998-03-04 | 2000-10-16 | 김영환 | 테스트 모드를 셋업하기 위한 반도체 소자 |
| US6005814A (en) * | 1998-04-03 | 1999-12-21 | Cypress Semiconductor Corporation | Test mode entrance through clocked addresses |
| JP2001126498A (ja) * | 1999-10-29 | 2001-05-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100378198B1 (ko) * | 2001-05-08 | 2003-03-29 | 삼성전자주식회사 | 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치 |
| EP1293789A1 (de) * | 2001-09-12 | 2003-03-19 | Alcatel | Verfahren zum Testen und Inbetriebnehmen einer elektrischen Schaltungseinheit sowie solche Schaltunseinheiten |
| US6813579B1 (en) * | 2001-12-14 | 2004-11-02 | Cirrus Logic, Inc. | Apparatus and method for test mode control |
| DE50202835D1 (de) * | 2002-01-16 | 2005-05-25 | Infineon Technologies Ag | Speichereinrichtung, die durch eine einen oder mehrere Schreibzugriffe umfassende Kommandosequenz in eine Testbetriebsart versetzbar ist |
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| KR20070042222A (ko) * | 2005-10-18 | 2007-04-23 | 삼성전자주식회사 | 이동통신 시스템의 검증을 위한 시험 장치 및 방법 |
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| KR100894489B1 (ko) | 2007-11-02 | 2009-04-22 | 주식회사 하이닉스반도체 | 반도체 장치 및 반도체 메모리장치 |
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1994
- 1994-11-30 KR KR1019940032089A patent/KR0140176B1/ko not_active Expired - Fee Related
-
1995
- 1995-11-30 US US08/563,404 patent/US5781485A/en not_active Expired - Lifetime
- 1995-11-30 JP JP7312905A patent/JPH08263996A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US5781485A (en) | 1998-07-14 |
| KR960019320A (ko) | 1996-06-17 |
| KR0140176B1 (ko) | 1998-07-15 |
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