JPH05274867A - 半導体メモリ回路及びそのリーク電流測定方法 - Google Patents
半導体メモリ回路及びそのリーク電流測定方法Info
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- JPH05274867A JPH05274867A JP4102182A JP10218292A JPH05274867A JP H05274867 A JPH05274867 A JP H05274867A JP 4102182 A JP4102182 A JP 4102182A JP 10218292 A JP10218292 A JP 10218292A JP H05274867 A JPH05274867 A JP H05274867A
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- Japan
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- memory cell
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Abstract
(57)【要約】
【目的】 メモリセルのリーク電流を定量測定できる機
能を有する半導体メモリ回路及びメモリセルのリーク電
流を定量的に測定する測定方法を提供する。 【構成】 メモリセルＭとメモリセルＭのデータが読出
されるビット線BLと、ビット線BL及び反転ビット線＊BL
にプリチャージ電位を供給する可変電圧源PVSとを備え
る。可変電圧源PVS により、逐次電位を変えてデータが
読出されるデータ線をプリチャージし、初めて読出しエ
ラーが生じるプリチャージの電位を求め、その電位と既
知のメモリセルの容量からメモリセルのリーク電流を定
量的に測定する。
能を有する半導体メモリ回路及びメモリセルのリーク電
流を定量的に測定する測定方法を提供する。 【構成】 メモリセルＭとメモリセルＭのデータが読出
されるビット線BLと、ビット線BL及び反転ビット線＊BL
にプリチャージ電位を供給する可変電圧源PVSとを備え
る。可変電圧源PVS により、逐次電位を変えてデータが
読出されるデータ線をプリチャージし、初めて読出しエ
ラーが生じるプリチャージの電位を求め、その電位と既
知のメモリセルの容量からメモリセルのリーク電流を定
量的に測定する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路及びそ
のリーク電流測定方法に関し、より詳細にはメモリセル
のリーク電流を定量測定する半導体メモリ回路及びその
リーク電流測定方法に関するものである。
のリーク電流測定方法に関し、より詳細にはメモリセル
のリーク電流を定量測定する半導体メモリ回路及びその
リーク電流測定方法に関するものである。
【０００２】
【従来の技術】半導体メモリである例えばダイナミック
メモリでは、メモリセルのデータたる、メモリセルのキ
ャパシタに蓄えられた電荷が、リーク電流により時間経
過とともに減少していく。そのため、リフレッシュと称
するデータ再生動作が必要となる。
メモリでは、メモリセルのデータたる、メモリセルのキ
ャパシタに蓄えられた電荷が、リーク電流により時間経
過とともに減少していく。そのため、リフレッシュと称
するデータ再生動作が必要となる。
【０００３】図３はダイナミックメモリの要部構成を示
すブロック図である。センスアンプ１の入力側と接続さ
れたビット線BLと反転ビット線＊BLとの間に、Ｎチャネ
ルトランジスタＱ1 とＱ2 との直列回路及びＮチャネル
トランジスタＱ3 が夫々介装されている。電源電位ＶCC
の約1/2 の電位1/2 ＶCCを発生する1/2 ＶCC電位発生回
路２の電位出力端子2aはトランジスタＱ1 とＱ2 との共
通接続部と接続されている。トランジスタＱ1 , Ｑ2 ,
Ｑ3 のゲートは共通接続されてイコライズ線EQL と接続
されている。
すブロック図である。センスアンプ１の入力側と接続さ
れたビット線BLと反転ビット線＊BLとの間に、Ｎチャネ
ルトランジスタＱ1 とＱ2 との直列回路及びＮチャネル
トランジスタＱ3 が夫々介装されている。電源電位ＶCC
の約1/2 の電位1/2 ＶCCを発生する1/2 ＶCC電位発生回
路２の電位出力端子2aはトランジスタＱ1 とＱ2 との共
通接続部と接続されている。トランジスタＱ1 , Ｑ2 ,
Ｑ3 のゲートは共通接続されてイコライズ線EQL と接続
されている。
【０００４】ビット線BLはアクセス用のＮチャネルトラ
ンジスタＱ4 とキャパシタＣS との直列回路を介してセ
ルプレート電源CPと接続されている。ビット線BLにはビ
ット線容量ＣL が存在する。トランジスタＱ4 のゲート
はワード線WLと接続されている。そして前記1/2 ＶCC電
位発生回路２とトランジスタＱ1 , Ｑ2 , Ｑ3 とにより
イコライザ部EQを構成している。またトランジスタＱ4
とキャパシタＣS とによりメモリセルＭを構成してい
る。
ンジスタＱ4 とキャパシタＣS との直列回路を介してセ
ルプレート電源CPと接続されている。ビット線BLにはビ
ット線容量ＣL が存在する。トランジスタＱ4 のゲート
はワード線WLと接続されている。そして前記1/2 ＶCC電
位発生回路２とトランジスタＱ1 , Ｑ2 , Ｑ3 とにより
イコライザ部EQを構成している。またトランジスタＱ4
とキャパシタＣS とによりメモリセルＭを構成してい
る。
【０００５】次にこのダイナミックメモリのリフレッシ
ュ動作を説明する。メモリをリフレッシュする場合、先
ずイコライズ線EQL を「Ｈ」レベルにして、トランジス
タＱ1 , Ｑ2 , Ｑ3 をともにオンさせ、1/2 ＶCC電位発
生回路２が出力するプリチャージ電位ＶPCをビット線BL
及び反転ビット線＊BLに与えてビット線BL及び反転ビッ
ト線＊BLをプリチャージする。
ュ動作を説明する。メモリをリフレッシュする場合、先
ずイコライズ線EQL を「Ｈ」レベルにして、トランジス
タＱ1 , Ｑ2 , Ｑ3 をともにオンさせ、1/2 ＶCC電位発
生回路２が出力するプリチャージ電位ＶPCをビット線BL
及び反転ビット線＊BLに与えてビット線BL及び反転ビッ
ト線＊BLをプリチャージする。
【０００６】そしてビット線BL及び反転ビット線＊BLを
フローティング状態にした後、ワード線WLを選択して、
アクセス用のトランジスタＱ4 をオンさせると、オンさ
せたときのメモリセルＭのストレージノードSNの電位Ｖ
SN′及びビット線BLの電位ＶBL′は、ＶSN′＝ＶBL′と
なる。また、電荷量の和Ｑは、 Ｑ＝ＣM （ＶSN′−ＶCP）＋ＣL ＶBL′ …(1) 但し、ＶCPはセルプレート電源CPの電圧 となる。
フローティング状態にした後、ワード線WLを選択して、
アクセス用のトランジスタＱ4 をオンさせると、オンさ
せたときのメモリセルＭのストレージノードSNの電位Ｖ
SN′及びビット線BLの電位ＶBL′は、ＶSN′＝ＶBL′と
なる。また、電荷量の和Ｑは、 Ｑ＝ＣM （ＶSN′−ＶCP）＋ＣL ＶBL′ …(1) 但し、ＶCPはセルプレート電源CPの電圧 となる。
【０００７】一方、データの読出しによるビット線電位
の変化ΔＶBLは、 ΔＶBL≡ＶBL′−ＶPC＝（ＶSN−ＶPC）／｛１＋（ＣL ／ＣM ）｝…(2) 但し、ＣM はキャパシタＣS の容量 ＣL はビット線BLの容量 ＶSNはアクセス用のトランジスタＱ4 をオンさせる前の
メモリセルＭのストレージノードSNの電位 となる。
の変化ΔＶBLは、 ΔＶBL≡ＶBL′−ＶPC＝（ＶSN−ＶPC）／｛１＋（ＣL ／ＣM ）｝…(2) 但し、ＣM はキャパシタＣS の容量 ＣL はビット線BLの容量 ＶSNはアクセス用のトランジスタＱ4 をオンさせる前の
メモリセルＭのストレージノードSNの電位 となる。
【０００８】このビット線電位変化ΔＶBLをセンスアン
プ１で増幅してリーク電流によるデータの電荷の損失を
リフレッシュする。つまり、リフレッシュは基本的にデ
ータの読出し動作と同様であり、メモリセルにアクセス
し、センスアンプを駆動する。ここで、メモリセルＭの
キャパシタＣS の容量をＣM 、ビット線BLの容量をＣL
とすると、メモリセルＭに「Ｈ」又は「Ｌ」のデータが
書込まれているとき、ストレージノードSNの電位ＶSNは
電源電位ＶCC又は０Ｖである。セルプレート電源CPの電
位をＶCPとし、ビット線BLのプリチャージ電位をＶPCと
すると、キャパシタＣS 及びビット線の容量ＣL に蓄え
られている電荷量の和Ｑは、 Ｑ＝ＣM （ＶSN−ＶCP）＋ＣL ＶPC …(3) となる。 ここでＶSN＝ＶCC…「Ｈ」レベル、ＶSN＝０…「Ｌ」レ
ベル
プ１で増幅してリーク電流によるデータの電荷の損失を
リフレッシュする。つまり、リフレッシュは基本的にデ
ータの読出し動作と同様であり、メモリセルにアクセス
し、センスアンプを駆動する。ここで、メモリセルＭの
キャパシタＣS の容量をＣM 、ビット線BLの容量をＣL
とすると、メモリセルＭに「Ｈ」又は「Ｌ」のデータが
書込まれているとき、ストレージノードSNの電位ＶSNは
電源電位ＶCC又は０Ｖである。セルプレート電源CPの電
位をＶCPとし、ビット線BLのプリチャージ電位をＶPCと
すると、キャパシタＣS 及びビット線の容量ＣL に蓄え
られている電荷量の和Ｑは、 Ｑ＝ＣM （ＶSN−ＶCP）＋ＣL ＶPC …(3) となる。 ここでＶSN＝ＶCC…「Ｈ」レベル、ＶSN＝０…「Ｌ」レ
ベル
【０００９】
【発明が解決しようとする課題】前述したように、リー
ク電流によるデータの電荷の損失をリフレッシュする
が、半導体メモリが高集積化されるにともない、これま
で問題にならなかった微小のリーク電流の影響を受け易
くなって、メモリセルのキャパシタの電位が低下し易く
なる。そこで、微小なリーク電流を測定する必要が生じ
るが、従来の半導体メモリでは、リーク電流がどの程度
流れているかを正確に測定し得ず、リーク電流の定量測
定ができないという問題がある。本発明は斯かる問題に
鑑み、メモリセルのリーク電流を定量測定できる機能を
有する半導体メモリ回路及びメモリセルのリーク電流を
定量的に測定する測定方法を提供することを目的とす
る。
ク電流によるデータの電荷の損失をリフレッシュする
が、半導体メモリが高集積化されるにともない、これま
で問題にならなかった微小のリーク電流の影響を受け易
くなって、メモリセルのキャパシタの電位が低下し易く
なる。そこで、微小なリーク電流を測定する必要が生じ
るが、従来の半導体メモリでは、リーク電流がどの程度
流れているかを正確に測定し得ず、リーク電流の定量測
定ができないという問題がある。本発明は斯かる問題に
鑑み、メモリセルのリーク電流を定量測定できる機能を
有する半導体メモリ回路及びメモリセルのリーク電流を
定量的に測定する測定方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】第１の発明に係る半導体
メモリ回路は、メモリセルと、該メモリセルのデータが
読出されるデータ線と、データ線に電位を供給する可変
電圧源とを備えていることを特徴とし、第２の発明に係
る半導体メモリ回路のリーク電流測定方法は、可変電圧
源により、メモリセルのデータが読出されるデータ線に
電位を供給し、データ線をフロート状態にした後に、デ
ータ線及びメモリセルを等電位にして、その後のデータ
線の電位の変化量に基づいて半導体メモリ回路のリーク
電流を測定する方法であって、前記可変電圧源が供給す
る電位を変えて、読出しエラーが生じるときの前記電位
からリーク電流を測定することを特徴としている。
メモリ回路は、メモリセルと、該メモリセルのデータが
読出されるデータ線と、データ線に電位を供給する可変
電圧源とを備えていることを特徴とし、第２の発明に係
る半導体メモリ回路のリーク電流測定方法は、可変電圧
源により、メモリセルのデータが読出されるデータ線に
電位を供給し、データ線をフロート状態にした後に、デ
ータ線及びメモリセルを等電位にして、その後のデータ
線の電位の変化量に基づいて半導体メモリ回路のリーク
電流を測定する方法であって、前記可変電圧源が供給す
る電位を変えて、読出しエラーが生じるときの前記電位
からリーク電流を測定することを特徴としている。
【００１１】
【作用】可変電圧源により、逐次電位を変えてデータが
読出されるデータ線をプリチャージし、初めて読出しエ
ラーが生じるプリチャージの電位を求める。このプリチ
ャージ電位はメモリセルのストレージノードの電位と等
しいこととメモリセルの容量が既知であることからメモ
リセルのリーク電流を定量測定できる。
読出されるデータ線をプリチャージし、初めて読出しエ
ラーが生じるプリチャージの電位を求める。このプリチ
ャージ電位はメモリセルのストレージノードの電位と等
しいこととメモリセルの容量が既知であることからメモ
リセルのリーク電流を定量測定できる。
【００１２】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る半導体メモリ回路の要部構
成を示すブロック図である。センスアンプ１の入力側と
接続されているビット線BLと反転ビット線＊BLとの間に
はＮチャネルトランジスタＱ1 とＱ2 との直列回路が介
装され、またＮチャネルトランジスタＱ3 が介装されて
いる。ビット線BLはアクセス用のＮチャネルトランジス
タＱ4 とキャパシタＣS との直列回路を介してセルプレ
ート電源CPと接続されている。
述する。図１は本発明に係る半導体メモリ回路の要部構
成を示すブロック図である。センスアンプ１の入力側と
接続されているビット線BLと反転ビット線＊BLとの間に
はＮチャネルトランジスタＱ1 とＱ2 との直列回路が介
装され、またＮチャネルトランジスタＱ3 が介装されて
いる。ビット線BLはアクセス用のＮチャネルトランジス
タＱ4 とキャパシタＣS との直列回路を介してセルプレ
ート電源CPと接続されている。
【００１３】トランジスタＱ4 のゲートはワード線WLと
接続されており、トランジスタＱ1，Ｑ2 ，Ｑ3 のゲー
トは共通接続されてイコライズ線EQL と接続されてい
る。出力するプリチャージ電位を変更できる可変電圧源
PVS の電位出力端子PVSaは、トランジスタＱ1 とＱ2 と
の接続部たるノードN1と接続されている。可変電圧源PV
S とトランジスタＱ1 ，Ｑ2 ，Ｑ3 とによりイコライザ
部EQを構成している。またトランジスタＱ4 とキャパシ
タＣS とによりメモリセルＭを構成している。
接続されており、トランジスタＱ1，Ｑ2 ，Ｑ3 のゲー
トは共通接続されてイコライズ線EQL と接続されてい
る。出力するプリチャージ電位を変更できる可変電圧源
PVS の電位出力端子PVSaは、トランジスタＱ1 とＱ2 と
の接続部たるノードN1と接続されている。可変電圧源PV
S とトランジスタＱ1 ，Ｑ2 ，Ｑ3 とによりイコライザ
部EQを構成している。またトランジスタＱ4 とキャパシ
タＣS とによりメモリセルＭを構成している。
【００１４】次にこの半導体メモリ回路によりメモリセ
ルのリーク電流を定量的に測定する方法を説明する。メ
モリセルＭの電荷をビット線BLに与えたときのビット線
BLの電位変化ΔＶBL〔(2) 式参照〕をセンスアンプ１に
より増幅してデータを読出す。いま、初めて読出しエラ
ーが生じる条件は、 ΔＶBL＝０ …(4) である。そして(2) 式により(4) 式は、 ＶSN−ＶPC＝０ …(5) と同じである。即ちプリチャージ電位ＶPCを変えて、初
めて読出しエラーが生じるプリチャージ電位ＶPCを求め
ると、そのときのプリチャージ電位ＶPCがキャパシタＣ
S のストレージノードSNのストレージノード電位ＶSNと
等しくなる。これを利用してメモリセルＭのリーク電流
を定量測定する。
ルのリーク電流を定量的に測定する方法を説明する。メ
モリセルＭの電荷をビット線BLに与えたときのビット線
BLの電位変化ΔＶBL〔(2) 式参照〕をセンスアンプ１に
より増幅してデータを読出す。いま、初めて読出しエラ
ーが生じる条件は、 ΔＶBL＝０ …(4) である。そして(2) 式により(4) 式は、 ＶSN−ＶPC＝０ …(5) と同じである。即ちプリチャージ電位ＶPCを変えて、初
めて読出しエラーが生じるプリチャージ電位ＶPCを求め
ると、そのときのプリチャージ電位ＶPCがキャパシタＣ
S のストレージノードSNのストレージノード電位ＶSNと
等しくなる。これを利用してメモリセルＭのリーク電流
を定量測定する。
【００１５】そこで、メモリセルＭに「Ｈ」レベルを書
込み、所定時間後のメモリセルＭのリーク電流を求める
ことを考える。図２はメモリセルＭにデータを書込んだ
後のストレージノードSNの電位変化を示す特性曲線であ
り、縦軸をストレージノード電圧ＶSNとし、横軸を時間
ｔとしている。いま、メモリセルＭに「Ｈ」レベルを、
ｔ＝０のときに電源電位ＶCCで書込む。「Ｈ」レベルを
書込んだままにしておくと、メモリセルＭのリーク電流
により、ストレージノードSNの電位は電源電位ＶCCから
曲線Ａに示すように徐々に低下する。ここで時間ｔ1 か
ら時間ｔ2 までの期間に流れるリーク電流を求める。そ
のためには、時間ｔ1 ，ｔ2 のときのストレージノード
SNの電位ＶSN（ｔ1 ）とＶSN（ｔ2 ）とが求まれば良
い。
込み、所定時間後のメモリセルＭのリーク電流を求める
ことを考える。図２はメモリセルＭにデータを書込んだ
後のストレージノードSNの電位変化を示す特性曲線であ
り、縦軸をストレージノード電圧ＶSNとし、横軸を時間
ｔとしている。いま、メモリセルＭに「Ｈ」レベルを、
ｔ＝０のときに電源電位ＶCCで書込む。「Ｈ」レベルを
書込んだままにしておくと、メモリセルＭのリーク電流
により、ストレージノードSNの電位は電源電位ＶCCから
曲線Ａに示すように徐々に低下する。ここで時間ｔ1 か
ら時間ｔ2 までの期間に流れるリーク電流を求める。そ
のためには、時間ｔ1 ，ｔ2 のときのストレージノード
SNの電位ＶSN（ｔ1 ）とＶSN（ｔ2 ）とが求まれば良
い。
【００１６】それらが求まると、メモリセルＭのキャパ
シタＣS の容量ＣM が既知であるから、時間ｔ1 から時
間ｔ2 までの期間にリークした電荷量ΔＱLEAKは、 ΔＱLEAK＝ＣM ｛ＶSN（ｔ2 ）−ＶSN（ｔ1 ）｝ …(6) となる。この電荷量ΔＱLEAKが求まれば、時間ｔ1 から
時間ｔ2 までの期間に流れるリーク電流の平均値ＩLEAK
は、 ＩLEAK＝〔ＣM ｛ＶSN（ｔ2 ）−ＶSN（ｔ1 ）｝〕／（ｔ2 −ｔ1 ）…(7) となる。
シタＣS の容量ＣM が既知であるから、時間ｔ1 から時
間ｔ2 までの期間にリークした電荷量ΔＱLEAKは、 ΔＱLEAK＝ＣM ｛ＶSN（ｔ2 ）−ＶSN（ｔ1 ）｝ …(6) となる。この電荷量ΔＱLEAKが求まれば、時間ｔ1 から
時間ｔ2 までの期間に流れるリーク電流の平均値ＩLEAK
は、 ＩLEAK＝〔ＣM ｛ＶSN（ｔ2 ）−ＶSN（ｔ1 ）｝〕／（ｔ2 −ｔ1 ）…(7) となる。
【００１７】ここで、如何にストレージノード電位ＶSN
（ｔ2 ）とＶSN（ｔ1 ）とを知るかということである
が、それは(5) 式により解決できる。つまり時間ｔ1 後
に、初めて読出しエラーが生じるプリチャージ電位ＶPC
を検出できれば、そのプリチャージ電位ＶPCがそのまま
ストレージノード電位ＶSN（ｔ1 ）になり、Ｖ
SN（ｔ2）も同様に求められる。このようにしてリーク
電流の平均値ＩLEAKに基づいて、メモリセルＭのリーク
電流を定量測定できる。
（ｔ2 ）とＶSN（ｔ1 ）とを知るかということである
が、それは(5) 式により解決できる。つまり時間ｔ1 後
に、初めて読出しエラーが生じるプリチャージ電位ＶPC
を検出できれば、そのプリチャージ電位ＶPCがそのまま
ストレージノード電位ＶSN（ｔ1 ）になり、Ｖ
SN（ｔ2）も同様に求められる。このようにしてリーク
電流の平均値ＩLEAKに基づいて、メモリセルＭのリーク
電流を定量測定できる。
【００１８】
【発明の効果】以上詳述したように、本発明によればメ
モリセルのリーク電流を定量的に測定することができ
る。したがってDRAM内の個々のメモリセルの評価が可能
になり、例えば劣化したメモリセルを使用しないように
する自己診断機能があるDRAM等に利用できる優れた効果
を奏する。
モリセルのリーク電流を定量的に測定することができ
る。したがってDRAM内の個々のメモリセルの評価が可能
になり、例えば劣化したメモリセルを使用しないように
する自己診断機能があるDRAM等に利用できる優れた効果
を奏する。
【図１】本発明に係る半導体メモリ回路の要部構成を示
すブロック図である。
すブロック図である。
【図２】時間経過に対するストレージノード電位変化を
示す特性曲線図である。
示す特性曲線図である。
【図３】従来の半導体メモリ回路の要部構成を示すブロ
ック図である。
ック図である。
１ センスアンプ Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 Ｎチャネルトランジスタ ＣS キャパシタ CP セルプレート電源 Ｍ メモリセル PVS 可変電圧源 BL ビット線 ＊BL 反転ビット線
Claims (2)
- 【請求項１】 メモリセルと、該メモリセルのデータが
読出されるデータ線と、データ線に電位を供給する可変
電圧源とを備えていることを特徴とする半導体メモリ回
路。 - 【請求項２】 可変電圧源により、メモリセルのデータ
が読出されるデータ線に電位を供給し、データ線をフロ
ート状態にした後に、データ線及びメモリセルを等電位
にして、その後のデータ線の電位の変化量に基づいて半
導体メモリ回路のリーク電流を測定する方法であって、
前記可変電圧源が供給する電位を変えて、読出しエラー
が生じるときの前記電位からリーク電流を測定すること
を特徴とする請求項１記載の半導体メモリ回路のリーク
電流測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102182A JP2768130B2 (ja) | 1992-03-26 | 1992-03-26 | 半導体メモリ回路のリーク電流測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102182A JP2768130B2 (ja) | 1992-03-26 | 1992-03-26 | 半導体メモリ回路のリーク電流測定方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10009893A Division JPH10208498A (ja) | 1998-01-21 | 1998-01-21 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05274867A true JPH05274867A (ja) | 1993-10-22 |
| JP2768130B2 JP2768130B2 (ja) | 1998-06-25 |
Family
ID=14320536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4102182A Expired - Fee Related JP2768130B2 (ja) | 1992-03-26 | 1992-03-26 | 半導体メモリ回路のリーク電流測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768130B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150300A (ja) * | 1987-12-07 | 1989-06-13 | Hitachi Ltd | 半導体記憶装置 |
| JPH03253000A (ja) * | 1990-03-01 | 1991-11-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0487100A (ja) * | 1990-07-30 | 1992-03-19 | Mitsubishi Electric Corp | Ｄｒａｍ |
-
1992
- 1992-03-26 JP JP4102182A patent/JP2768130B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150300A (ja) * | 1987-12-07 | 1989-06-13 | Hitachi Ltd | 半導体記憶装置 |
| JPH03253000A (ja) * | 1990-03-01 | 1991-11-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0487100A (ja) * | 1990-07-30 | 1992-03-19 | Mitsubishi Electric Corp | Ｄｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2768130B2 (ja) | 1998-06-25 |
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