JPH0487100A - Ｄｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は１トランジスタおよび１キャパシタからなる
メモリセルを有し、さらにテストモード機能を備えたＤ
　ＲＡ　Ｍ　（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃ
ｅｓｅＭｅｍｏｒｙ）に関するものである。

〔従来の技術〕

一般にＤＲＡＭは、マトリクス状に配置されたメモリセ
ルアレイの各１行のメモリセルに対して１本のワード線
が設けられ各１列のメモリセルに対してビット線が設け
られている。

第５図は従来の一般的なりＲＡＭの一部を示すブロック
図であり、ここでは代表的に１つのメモリセルに関連す
る周辺回路のみを示している。図において、（１）はメ
モリセルアレイ、（２）は電源電圧の半分のレベルを発
生する回路（以下Ｖ　！ｌＬＧ　ａｎと呼ぶ）、　（３
）はｖＢＬパッド、　（４）は電源電圧の％レベルを発
生する回路（以下Ｖ３ＧＧ、ｎと呼ぶ）、（５）はＶＳ
ａバッド、（６）はセンスアンプ、（７）、　　（８）
、　　（１６）は信号、（９）はワード線、（１０）　
、　　Ｈｔ）はビット線対を形成するビット線、（１２
）〜（１４）はＮ型トランジスタ、（１５）はキャパシ
タである。

第６図は、第５図における信号（７）ψＨＤ、信号（８
）ψ８゜をＲＡＳ信号（３６）によフて発生する回路を
示すブロック図、第７図は第５図における信号（１６）
ψ！ｉＡをワードライン（９）ＷＬより発生する回路を
示すブロック図である。図において（３５）はビット線
イコライズホールド信号発生回路、（３４）はセンスア
ンプ活性化信号発生回路である。

メモリセルアレイ（１）はマトリクス状に配列された１
つのＮ型トランジスタ（１４）と１つのキャパシタ（１
５）からなり、１メモリセルには、特定行のメモリセル
を選択するためのワード線（９）Ｗ−Ｌと各メモリセル
につながるビット線（ｔｏ）、　　（１１）とビット線
（１０）　、　　（１１）にはセンスアンプ（６）が接
続されている。キャパシタ（１５）のセルプレートはＶ
　５ＧＧ−ｎ（４）に接続される。ビット線（１０）　
、　　（１１）の間には動作しない期間にビット線（１
０）　、　　（１１）相互を同電位にするためのＮ型ト
ランジスタ（１３）が設けられ、Ｎ型トランジスタ（１
３）は信号（８）ψＥＯによフて制御される。さらに、
動作しない期間のビット線（１０）　、　　（１１）の
電位を電源電圧の半分のレベルに保持するために、信号
（７）ψＨＤによって制御されるＮ型トランジスタ（１
２）を介して、ＶＢＬＧ！ｎ（２）に接続される。

メモリセルを構成するＮ型トランジスタ（１４）は、ビ
ット線（１０）　　（あるいは（１１）　）とキャパシ
タ（１５）を接続するためのもので、ワード線（９）Ｗ
Ｌによって制御される。センスアンプ（６）は信号（１
６）ψＳＡによって、活性化され、信号（１６）ψＳＡ
はワード線（９）ＷＬをトリガとして発生される。また
、信号（８）ψＥＱ＋信号（７）ψＨＤは共に、ＤＲＡ
Ｍの基本となるＲＡＳ信号（３６）をトリガとして発生
される。さらに、ＶＢＬＧ、、ｎ（２）およびｖ　ＳＧ
Ｇ　ａｎ　（４）のレベルをそれぞれモニターする役目
のパッドすなわちＶＢシバッド（３）とＶＳＧパッド（
５）が設けられる場合が多い。

次に第８図に示すタイミングチャートを用い、第５図の
回路の動作について説明する。

まず、ＤＲＡＭの基本信号であるＲＡＳ信号（３６）が
Ｌｏｗになると信号（７）ψＨＤ信号（８）ψ６゜が順
次Ｌｏｗになりビット線（１０）。

（１１）とＶＳＧＧｅｎ　（２）およびＶＢＬＧ−ｏ（
４）とが切り離され、さらに、ビット線対のビット線（
１０）　、　　（１１）同士のイコライズを中止する。

その後、あるワード線（９）Ｗ、Ｌ、が立ち上がり、そ
のワード線（９）Ｗ、Ｌ、につながる各Ｎ型トランジス
タ（１４）がＯＮＬ、、メモリセルの電荷がビット線（
１０）　、　　（１１）上に読み出される。第８図では
、メモリセルにＬｏｗデータが書かれている場合を示す
。その後、センスアンプ（６）を動作させる信号（１６
）ψ０が発生し、ワード線（９）Ｗ、Ｌ、によって生じ
たビット線（１０）　、　　（１１）の微小電位を増幅
させる。ｖ８いＶＳＧのレベルは％Ｖｃｃとなっている
。

〔発明が解決しようとする課題〕

従来のＤＲＡＭは以上のように構成されてぃたので、例
えばあるメモリセルキャパシタの絶縁膜が欠陥により、
リークが生じた場合、そのリークを測定するためにはリ
ークセルを選択するワード線をＨｉｇｈレベルにし、セ
ンスアンプは動作させずに、ビット線をイコライズした
状態で、さらに、Ｖ　ＢＬＧ　ｅｎ、　Ｖ　ＳＧＧ　ａ
ｎをビット線、メモリセルプレートから切り離し、ＶＢ
ＬバッドとＶｓＧパッド間のリークを測定しなければな
らない。すなわち、これらを実施するのは困難であると
いう問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、欠陥のもつメモリセルキャパシタの絶縁膜リ
ークの測定が容易にできるＤＲＡＭを得ることを目的と
する。

〔課題を解決するための手段〕

この発明に係るＤＲＡＭは選択されたワード線ＷＬがＨ
ｉｇｈレベルになっても、ビット線対はイコライズされ
たままでセンスアンプも動作しないようにさせ、さらに
Ｖ　ｓ、Ｇ　ａｎおよびＶ　、ＬＧ　ａｎを切り離すこ
とができるようにしたものである。

〔作用〕

この発明においては、テストモード時に、ワード線は選
択されても、センスアンプを動作させず、Ｖ　ｓＧＧ　
ａｎおよびｖＢＬＧａｎを切り離し、ビット線対はイコ
ライズしたままにしておく。

（実施例〕 以下、この発明の一実施例を図について説明する。第１
図はＤＲＡＭの１メモリセルの周辺回路を示すブロック
図である。図において（１）〜（１６）は第５図の従来
例に示したものと同等であるので説明を省略する。

（１７）　、　　（１８）はＮ型トランジスタ、（１９
）はクロック信号である。ビット線（１０）　、　　（
１１）を％ＶＣＣレヘルレベ持するためのＶＢＬＧ−ｏ
（２）とＶＢＬのレベルをモニターするためのＶＢＬバ
ッド（３）との間にクロック信号（１９）ＴＭによって
制御されるＮ型トランジスタ（１つ）を挿入し、また、
キャパシタ（１５）のセルプレートを％ＶＣｃレベルに
保持するための発生回路であるＶ　５（ＩＧ　ｅｎ（４
）との間にクロック信号（１９）ＴＭで制御されるＮ型
トランジスタ（１８）を挿入している。

第２図は第１図に示すセンス活性化信号である信号（１
６）ψＳＡをワード線（９）ＷＬによって発生する回路
を示すブロック図、第３図は第１図に示す信号（８）ψ
６゜、信号（７）ψ）ＩＤをＲＡＳ信号（３６）によっ
て発生する回路を示すブロック図である。

図において、（７）、（ｓ）、（９） （１６）　、　　（１９）は第１図に示したものと同等
である。（２０）　、　　（２３）　、　　（２５）　
、　　（２８）　、　　（２９）　。

（３２）はＮ型トランジスタ、（２１）　、　　（２２
）　。

（２６）　、　　（２７）　、　　（３０）　、　　（
３１）はＰ型トランジスタ、（２４）　、　　（３３）
はＣＭＯＳインバータ、（３４）はセンスアンプ活性化
信号発生回路、（３５）はビット線イコライズホールド
信号発生回路である。

まず、センスアンプ活性化信号発生回路（３５）と信号
（１６）ψいとの間にＮ型トランジスタ（２０）とＰ型
トランジスタ（２１）を設け、さらに、信号（１６）と
ＧＮＤとの間にＮ型トランジスタ（２３）とＰ型トラン
ジスタ、（２２）を設け、Ｎ型トランジスタ（２０）お
よびＰ型トランジスタ（２２）の各ゲートにはクロック
信号ＴＭが入り、Ｐ型トランジスタ（２１）およびＮ型
トランジスタ（２３）のゲートにはクロック信号（１９
）ＴＭのＣＭＯＳインバータ（２４）　１段後の反転信
号が入る。

次に第３図について説明する。ビット線イコライズホー
ルド信号発生回路（３５）と信号（８）ψＥＱとの間に
はＮ型トランジスタ（２５）とＰ型トランジスタ（２６
）が挿入されＮ型トランジスタ（２５）のゲートにはク
ロック信号（１９）ＴＭが、Ｐ型トランジスタ（２６）
のゲートにはクロック信号（１９）ＴＭのＣＭＯＳイン
バータ（３３）の１段後の反転信号が入る。

ざらにＶＣＣと信号（８）ψｌ：。どの間にもＰ型トラ
ンジスタ（２７）およびＮ型トランジスタ（２８）が入
り、それぞれのゲートには、上記と同様、クロック信号
（１９）および反転信号が入る。

また、信号（７）ψＨＤに関しても以上の信号（８）ψ
ＥＱと同様である。

次に、第４図を用いて動作について説明する。

まず、デバイスがテストモードになると、図中の実線に
示すような波形となる。テストモード時、クロック信号
（１９）ＴＭがＬｏｗレベルになる。

そこで、ＤＲＡＭの基本信号であるＲＡＳ信号（３６）
がＬｏｗになるとある選択ワード線（９）Ｗ、Ｌ、が立
ち上がるが、ビット線（１０）（１１）のイコライズの
信号（８）ψ５゜およびホールドの信号（７）ψＨＤは
共にＨｉｇｈレベルのままで、さらにセンスアンプ（６
）を動作させる信号ψＳ＾（１６）がＬｏｗレベルのま
まとなる。またｖ　ＢＬＧ　ａｎ　（２）および■５Ｇ
Ｇｅｎ（４）はそれぞれＮ型トランジスタ（１７）およ
びＮ型トランジスタ（１８）がＯＦＦとなるので、ビッ
ト線（１０）。

（１１）およびメモリセルのセルプレートがフローティ
ング状態となる。

一方、テストモードでない状態ではクロック（１９）Ｔ
ＭがＨｉｇｈレベルであるので、第４図の破線で示す波
形のように全〈従来と同様の動作が可能となる。

〔発明の効果〕

以上のようにこの発明によれば、あるワード線Ｗ、Ｌ、
が選択されＨｉｇｈレベルになフても、センスアンプが
動作せず、さらに、Ｖ　、ＬＧ　ｓｎおよびＶＳＧＧ、
ｎ、がビット線およびセルプレートから切り離されるの
で、あるメモリセル絶縁膜にリークが生じた場合でも、
ｖＢＬバッドとｖｓｏパッド間の電流を測定することに
より、容易に絶縁膜リーク電流が測定可能となる効果が
ある。

【図面の簡単な説明】

第１図ないし第３図はこの発明の一実施例を示すもので
、第１図はＤＲＡＭのブロック図、第２図は第１図に示
す信号ψ。をワード線ＷＬによって発生する回路を示す
ブロック図、第３図は第１図に示す信号ψ６゜、ψＨＤ
をＲＡＳ信号によって発生する回路を示すブロック図、
第４図は第１図ないし第３図の回路の各部の信号波形を
示すタイミングチャート図、第５図ないし第７図は従来
のＤＲＡＭを示すもので、第５図はＤＲＡＭのブロック
図、第６図は第５図における信号ψＨＤ　＋ψＥＱをＲ
ＡＳ信号によって発生する回路を示すブロック図、第７
図は第５図における信号ψＳＡをワードラインＷＬより
発生する回路を示すブロック図、第８図は第５図ないし
第７図の回路の各部の信号波形を示すタイミングチャー
ト図である。 図において、（１）はメモリセルアレイ、（２）はＶＢ
ＬＧｅｌ、　　　（３）はＶＢＬパッド、（４）はＶｇ
ＧＧ６ｎ、、（５）はＶＳａバッド、（６）はセンスア
ンプ、（７）、　　（８）、　　（１６）は信号、（１
９）はクロック信号、（９）はワード線、（２４）　、
　　（３３）はＣＭＯＳインバータ、（１２）　、　　
（１３）　、　　（１４）　、　　（１７）　、　　（
１８）　。 （２０）　、　　（２３）　、　　（２５）　、　　（
２８）　、　　（２９）　。 （３２）はＮ型トランジスタ、（２１）　、　　（２２
）　。 （２６）　、　　（２７）　、　　（３０）　、　　（
３１）はＰ型トランジスタ、（１５）はキャパシタ、（
１０）　、　　（Ｉｆ）はビット線、（３４）はセンス
アンプ活性化信号発生回路、（３５）はビット線イコラ
イズホールド信号発生回路、（３６）はＲＡＳ信号であ
る。 尚、図中、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １トランジスタと１キャパシタからなるメモリセルを複
   数個備え動作しない理由期間、ビット線のレベルを電源
   電圧の半分の値に保持し、さらにそのレベルを保証する
   発生回路を有し、また、上記メモリセルのセルプレート
   の電位を電源電圧の半分の値にするための発生回路を有
   する半導体記憶装置において、テストモード時に、上記
   ビット線と電源電圧の半分の値を発生する回路を切り離
   し、またセルプレートとの電位を発生する回路も切り離
   し、さらに、ワード線が選択されても、センスアンプを
   動作させず、ビット線対をイコライズした状態のままで
   、ビット線のレベルおよびセルプレートの電位を外部か
   ら任意に変更することを備えたＤＲＡＭ。