JPH05274872A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05274872A JPH05274872A JP5008721A JP872193A JPH05274872A JP H05274872 A JPH05274872 A JP H05274872A JP 5008721 A JP5008721 A JP 5008721A JP 872193 A JP872193 A JP 872193A JP H05274872 A JPH05274872 A JP H05274872A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- self
- circuit
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】リフレッシュサイクル選択後に不要となるタイ
ミング回路及び選択回路をなくし、セルフリフレッシュ
回路のメモリチップ表面における占有面積及び消費電力
を節減する。 【構成】タイミング回路を、予め定められた互いに異な
る複数のセルフリフレッシュサイクルをもつタイミング
信号を発生できるように複数の予め準備された選択可能
な回路パラメータのうちの選択済みのパラメータにより
形成され、セルフリフレッシュエントリ信号ＳＲＦＥの
アクティブレベルに応答して所定のセルフリフレッシュ
サイクルのタイミング信号Ｔ１Ｋを発生する１つの１Ｋ
リフレッシュタイミング回路２とする。セルフリフレッ
シュサイクル設定回路４を、セルフリフレッシュエント
リ信号ＳＲＦＥのアクティブレベルに応答してタイミン
グ信号Ｔ１Ｋのセルフリフレッシュサイクル対応の選択
信号ＲＣＳを発生する回路とする。
ミング回路及び選択回路をなくし、セルフリフレッシュ
回路のメモリチップ表面における占有面積及び消費電力
を節減する。 【構成】タイミング回路を、予め定められた互いに異な
る複数のセルフリフレッシュサイクルをもつタイミング
信号を発生できるように複数の予め準備された選択可能
な回路パラメータのうちの選択済みのパラメータにより
形成され、セルフリフレッシュエントリ信号ＳＲＦＥの
アクティブレベルに応答して所定のセルフリフレッシュ
サイクルのタイミング信号Ｔ１Ｋを発生する１つの１Ｋ
リフレッシュタイミング回路２とする。セルフリフレッ
シュサイクル設定回路４を、セルフリフレッシュエント
リ信号ＳＲＦＥのアクティブレベルに応答してタイミン
グ信号Ｔ１Ｋのセルフリフレッシュサイクル対応の選択
信号ＲＣＳを発生する回路とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にセルフリフレッシュ回路を備えるＤＲＡＭ型の半導
体記憶装置に関する。
特にセルフリフレッシュ回路を備えるＤＲＡＭ型の半導
体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ型の半導体記憶装置（以下、Ｄ
ＲＡＭという）においては、そのメモリセルにデータを
保持するためのリフレッシュ動作が必要不可欠である。
このリフレッシュ動作は、メモリ容量の小さいＤＲＡＭ
においては、通常モードすなわち外部からの制御信号及
びリフレッシュアドレスに応答して１行ずつ順次リフレ
ッシュを行うモードだけで十分であった。しかし、６４
ＫビットＤＲＡＭの世代になると、メモリチップ上に内
蔵のリフレッシュアドレス発生回路を備え、外部からの
制御信号に応答して上記リフレッシュアドレス発生回路
が発生するアドレスにより順次リフレッシュを行う自動
（ａｕｔｏｍａｔｉｃ）リフレッシュモードが上記通常
モードに付加されるようになった。
ＲＡＭという）においては、そのメモリセルにデータを
保持するためのリフレッシュ動作が必要不可欠である。
このリフレッシュ動作は、メモリ容量の小さいＤＲＡＭ
においては、通常モードすなわち外部からの制御信号及
びリフレッシュアドレスに応答して１行ずつ順次リフレ
ッシュを行うモードだけで十分であった。しかし、６４
ＫビットＤＲＡＭの世代になると、メモリチップ上に内
蔵のリフレッシュアドレス発生回路を備え、外部からの
制御信号に応答して上記リフレッシュアドレス発生回路
が発生するアドレスにより順次リフレッシュを行う自動
（ａｕｔｏｍａｔｉｃ）リフレッシュモードが上記通常
モードに付加されるようになった。
【０００３】また、４ＭビットＤＲＡＭの世代になる
と、メモリチップ内部の動作の所定の状態への到達に応
答して内蔵リフレッシュアドレス発生回路で発生したア
ドレスによってリフレッシュを行うセルフリフレッシュ
モードをさらに付加したＤＲＡＭも現れた（この種のＤ
ＲＡＭの詳細については、例えば、ＩＳＳＣＣ９０／Ｆ
ＥＢ．１６，１９９０所載の記事“ＳＥＳＳＩＯＮ １
４／ＦＰＭ１４．３：ア３８ ミリセコンド ４メガビ
ット ディラム ウィズ ア バッテリ バックアップ
（ビービーユー） モード（Ａ３８ｍｓ ４Ｍｂ ＤＲ
ＡＭ ｗｉｔｈａ Ｂａｔｔｅｒｙ Ｂａｃｋ−ｕｐ
（ＢＢＵ） Ｍｏｄｅ）”参照）。
と、メモリチップ内部の動作の所定の状態への到達に応
答して内蔵リフレッシュアドレス発生回路で発生したア
ドレスによってリフレッシュを行うセルフリフレッシュ
モードをさらに付加したＤＲＡＭも現れた（この種のＤ
ＲＡＭの詳細については、例えば、ＩＳＳＣＣ９０／Ｆ
ＥＢ．１６，１９９０所載の記事“ＳＥＳＳＩＯＮ １
４／ＦＰＭ１４．３：ア３８ ミリセコンド ４メガビ
ット ディラム ウィズ ア バッテリ バックアップ
（ビービーユー） モード（Ａ３８ｍｓ ４Ｍｂ ＤＲ
ＡＭ ｗｉｔｈａ Ｂａｔｔｅｒｙ Ｂａｃｋ−ｕｐ
（ＢＢＵ） Ｍｏｄｅ）”参照）。
【０００４】４ＭビットＤＲＡＭにおいては、リフレッ
シュ動作のくり返しの期間（ｒｅｆｒｅｓｈ ｐｅｒｉ
ｏｄ）、その期間内のリフレッシュ動作のサイクル数等
の規格が半導体メーカー間で一種類（１６ｍｓ／１０２
４サイクル）に統一されていたが、１６ＭビットＤＲＡ
Ｍではメモリセルのデータ保持時間、通常動作時のアク
セス時間とリフレッシュ時間との関係、入出力データの
ビット構成とリフレッシュ動作との関係、リフレッシュ
動作時のピーク電流及び平均電流などを含むハードウエ
ア特性や使用条件等、規格統一の際に考慮すべき事項が
多く、そのために規格統一は未達成のままである。すな
わち、例えば、上記通常モードについても、リフレッシ
ュサイクルには１０２４，２０４８，４０９６等数種類
がある。そしてこれら複数の数値の中の１つが、上述の
諸条件を考慮して選択される。
シュ動作のくり返しの期間（ｒｅｆｒｅｓｈ ｐｅｒｉ
ｏｄ）、その期間内のリフレッシュ動作のサイクル数等
の規格が半導体メーカー間で一種類（１６ｍｓ／１０２
４サイクル）に統一されていたが、１６ＭビットＤＲＡ
Ｍではメモリセルのデータ保持時間、通常動作時のアク
セス時間とリフレッシュ時間との関係、入出力データの
ビット構成とリフレッシュ動作との関係、リフレッシュ
動作時のピーク電流及び平均電流などを含むハードウエ
ア特性や使用条件等、規格統一の際に考慮すべき事項が
多く、そのために規格統一は未達成のままである。すな
わち、例えば、上記通常モードについても、リフレッシ
ュサイクルには１０２４，２０４８，４０９６等数種類
がある。そしてこれら複数の数値の中の１つが、上述の
諸条件を考慮して選択される。
【０００５】上記通常モードのリフレッシュに上述のと
おり複数種の規格があるので、それら規格のうちのどれ
を選択するかがセルフリフレッシュモードの規格を左右
する。以下、従来の１６ＭビットのＤＲＡＭのセルフリ
フレッシュ回路の一例について述べる。
おり複数種の規格があるので、それら規格のうちのどれ
を選択するかがセルフリフレッシュモードの規格を左右
する。以下、従来の１６ＭビットのＤＲＡＭのセルフリ
フレッシュ回路の一例について述べる。
【０００６】この１６ＭビットＤＲＡＭのセルフリフレ
ッシュ回路は、メモリセルアレイを含む内部回路の所定
の動作状態への到達に応答してアクティブレベルのセル
フリフレッシュエントリ信号を発生する手段と、上記セ
ルフリフレッシュエントリ信号のアクティブレベルに応
答してそれぞれ活性化され１リフレッシュ期間に１０２
４（以下、１Ｋ），２０４８（２Ｋ），および４０９６
（４Ｋ）回のリフレッシュサイクルをそれぞれ定義する
三つのリフレッシュタイミング信号をそれぞれ発生する
三つのリフレッシュタイミング信号発生回路と、これら
三つのタイミング信号のうちの１つを選択信号に応答し
て選択する手段と、この選択手段からの前記タイミング
信号に応答してアドレス信号を発生する手段と、前記ア
ドレス信号と上記選択信号とに応答して前記メモリセル
アレイを行ごとに順次リフレッシュするように制御を行
うセルフリフレッシュ制御手段と、２つのボンディング
パッドを含みこれらボンディングパッドを接地電位点又
は電源電位点にボンディングして上記選択信号を生ずる
セルフリフレッシュサイクル設定回路とを備える。この
ＤＲＡＭにおいては、まず、上記ハードウエア特性や使
用条件等を考慮して上記セルフリフレッシュサイクルが
決定され、製造工程中の所定の段階でボンディングパッ
ドが接地電位点又は電源電位点に接続される。すなわ
ち、ボンディングオプションとしてのリフレッシュサイ
クルが決定される。
ッシュ回路は、メモリセルアレイを含む内部回路の所定
の動作状態への到達に応答してアクティブレベルのセル
フリフレッシュエントリ信号を発生する手段と、上記セ
ルフリフレッシュエントリ信号のアクティブレベルに応
答してそれぞれ活性化され１リフレッシュ期間に１０２
４（以下、１Ｋ），２０４８（２Ｋ），および４０９６
（４Ｋ）回のリフレッシュサイクルをそれぞれ定義する
三つのリフレッシュタイミング信号をそれぞれ発生する
三つのリフレッシュタイミング信号発生回路と、これら
三つのタイミング信号のうちの１つを選択信号に応答し
て選択する手段と、この選択手段からの前記タイミング
信号に応答してアドレス信号を発生する手段と、前記ア
ドレス信号と上記選択信号とに応答して前記メモリセル
アレイを行ごとに順次リフレッシュするように制御を行
うセルフリフレッシュ制御手段と、２つのボンディング
パッドを含みこれらボンディングパッドを接地電位点又
は電源電位点にボンディングして上記選択信号を生ずる
セルフリフレッシュサイクル設定回路とを備える。この
ＤＲＡＭにおいては、まず、上記ハードウエア特性や使
用条件等を考慮して上記セルフリフレッシュサイクルが
決定され、製造工程中の所定の段階でボンディングパッ
ドが接地電位点又は電源電位点に接続される。すなわ
ち、ボンディングオプションとしてのリフレッシュサイ
クルが決定される。
【０００７】上記セルフリフレッシュエントリ信号発生
手段は、例えば外部からの行（ｒｏｗ）アドレスストロ
ーブ（ＲＡＳ）信号及び列（ｃｏ１ｕｍｎ）アドレスス
トローブ（ＣＡＳ）信号の所定レベル到達後の経過時間
により、内部回路の所定の動作状態への到達を検知しア
クティブレベルのセルフリフレッシュエントリ信号を発
生する。このセルフリフレッシュエントリ信号のアクテ
ィブレベルに応答して、上記三つのリフレッシュタイミ
ング信号発生回路からそれぞれ１Ｋ，２Ｋ，４Ｋのリフ
レッシュサイクルタイミング信号が出力される。これら
タイミング信号のうちの１つが、すでにボンディングオ
プションにより決定された選択信号で選択され、この選
択されたタイミング信号に応答して順次更新されるアド
レス値をもつアドレス信号が上記アドレス信号発生手段
から出力される。
手段は、例えば外部からの行（ｒｏｗ）アドレスストロ
ーブ（ＲＡＳ）信号及び列（ｃｏ１ｕｍｎ）アドレスス
トローブ（ＣＡＳ）信号の所定レベル到達後の経過時間
により、内部回路の所定の動作状態への到達を検知しア
クティブレベルのセルフリフレッシュエントリ信号を発
生する。このセルフリフレッシュエントリ信号のアクテ
ィブレベルに応答して、上記三つのリフレッシュタイミ
ング信号発生回路からそれぞれ１Ｋ，２Ｋ，４Ｋのリフ
レッシュサイクルタイミング信号が出力される。これら
タイミング信号のうちの１つが、すでにボンディングオ
プションにより決定された選択信号で選択され、この選
択されたタイミング信号に応答して順次更新されるアド
レス値をもつアドレス信号が上記アドレス信号発生手段
から出力される。
【０００８】セルフリフレッシュ制御手段は、上記選択
信号及びセルフリフレッシュ用アドレス信号に応答して
メモリセルアレイを行ごとに順次リフレッシュするよう
制御する。メモリセルアレイが４つのセルアレイブロッ
クから成り、１Ｋリフレッシュサイクルが選択された場
合は、それら４つのセルアレイブロックの各々において
行ごとのリフレッシュが順次進められる。また、４Ｋリ
フレッシュサイクルが選択された場合は、４つのセルア
レイブロック全体で一行ずつ順次リフレッシュされる。
信号及びセルフリフレッシュ用アドレス信号に応答して
メモリセルアレイを行ごとに順次リフレッシュするよう
制御する。メモリセルアレイが４つのセルアレイブロッ
クから成り、１Ｋリフレッシュサイクルが選択された場
合は、それら４つのセルアレイブロックの各々において
行ごとのリフレッシュが順次進められる。また、４Ｋリ
フレッシュサイクルが選択された場合は、４つのセルア
レイブロック全体で一行ずつ順次リフレッシュされる。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、ボンディングオプションとしての
上記三つのタイミング信号発生回路と、タイミング信号
選択手段とを備えているため、メモリチップ面積及び消
費電力がそれだけ増大する。また、ボンディングオプシ
ョン決定後は、選択されなかったタイミング信号発生回
路のメモリチップ占有面積及び消費電力が無駄となる。
記憶装置においては、ボンディングオプションとしての
上記三つのタイミング信号発生回路と、タイミング信号
選択手段とを備えているため、メモリチップ面積及び消
費電力がそれだけ増大する。また、ボンディングオプシ
ョン決定後は、選択されなかったタイミング信号発生回
路のメモリチップ占有面積及び消費電力が無駄となる。
【００１０】さらに、上記三つのリフレッシュサイクル
が上述のとおり整数比の関係にある場合は、上記タイミ
ング信号発生回路は１つのバイナリカウンタで構成でき
るが、上記選択回路が必要であるので、チップ占有面積
及び消費電力の節減は不十分である。
が上述のとおり整数比の関係にある場合は、上記タイミ
ング信号発生回路は１つのバイナリカウンタで構成でき
るが、上記選択回路が必要であるので、チップ占有面積
及び消費電力の節減は不十分である。
【００１１】したがって本発明の目的は、内蔵セルフリ
フレッシュ回路の占有面積及び消費電力を節減した半導
体記憶装置を提供することにある。
フレッシュ回路の占有面積及び消費電力を節減した半導
体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体メモリチップのメモリセルアレイを含む内部
回路の所定の動作状態への到達に応答してアクティブレ
ベルのセルフリフレッシュエントリ信号を発生する手段
と、予め定められた互いに異なる複数のリフレッシュサ
イクル数の任意の一つのサイクル数でタイミング信号を
生ずるように複数の予め準備された選択可能な回路パラ
メータのうちの選択済みのパラメータにより形成され、
前記セルフリフレッシュエントリ信号のアクティブレベ
ルに応答して前記の一つのサイクル数のタイミング信号
を発生する手段と、前記タイミング信号に応答して変化
するアドレス値をもつアドレス信号を発生する手段と、
前記セルフリフレッシュエントリ信号のアクティブレベ
ルに応答して前記一つのサイクルのタイミング信号のセ
ルフリフレッシュサイクル対応の選択信号を発生する手
段と、前記アドレス信号及び選択信号に応答して前記メ
モリアレイの複数の行の一つを選択しその行に属するメ
モリセルの記憶データのリフレッシュ動作が行われるよ
うに制御を行う手段とを有している。
は、半導体メモリチップのメモリセルアレイを含む内部
回路の所定の動作状態への到達に応答してアクティブレ
ベルのセルフリフレッシュエントリ信号を発生する手段
と、予め定められた互いに異なる複数のリフレッシュサ
イクル数の任意の一つのサイクル数でタイミング信号を
生ずるように複数の予め準備された選択可能な回路パラ
メータのうちの選択済みのパラメータにより形成され、
前記セルフリフレッシュエントリ信号のアクティブレベ
ルに応答して前記の一つのサイクル数のタイミング信号
を発生する手段と、前記タイミング信号に応答して変化
するアドレス値をもつアドレス信号を発生する手段と、
前記セルフリフレッシュエントリ信号のアクティブレベ
ルに応答して前記一つのサイクルのタイミング信号のセ
ルフリフレッシュサイクル対応の選択信号を発生する手
段と、前記アドレス信号及び選択信号に応答して前記メ
モリアレイの複数の行の一つを選択しその行に属するメ
モリセルの記憶データのリフレッシュ動作が行われるよ
うに制御を行う手段とを有している。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】図１は本発明の一実施例を示す一部に回路
図を含むブロック図である。
図を含むブロック図である。
【００１５】この実施例による半導体記憶装置のセルフ
リフレッシュ回路は、外部から行アドレスストローブ信
号（以下、ＲＡＳ信号）及び列アドレスストローブ信号
（以下、ＣＡＳ信号）のレベル変化及びその時間経過に
よりメモリセルアレイ７及び行選択回路６を含む内部回
路の所定の動作状態への到達を検知しアクティブレベル
のセルフリフレッシュエントリ信号ＳＲＦＥを発生する
セルフリフレッシュエントリ回路１と、上記内部回路の
諸特性及び使用条件を含む設定条件に基ずき類別された
互いに異なるセルフリフレッシュサイクル（例えば、１
Ｋ，２Ｋ，４Ｋ）のタイミング信号の発生のための複数
の予め準備された回路パラメータのうちから選択されて
形成され、セルフリフレッシュエントリ信号ＳＲＦＥの
アクティブレベルに応答して所定のセルフリフレッシュ
サイクルのタイミング信号Ｔ１Ｋを発生する１Ｋリフレ
ッシュタイミング回路２と、タイミング信号Ｔ１Ｋに同
期して順次更新されるアドレス値の１Ｋセルフリフレッ
シュ用のアドレス信号ＡＤｓ１を発生するセルフリフレ
ッシュアドレス発生回路３と、ボンディングパッドＢＰ
１，ＢＰ２とインバータＩＶ１〜ＩＶ３とＮＡＮＤ型の
論理ゲートＧ１，Ｇ２とを含みセルフリフレッシュエン
トリ信号ＳＲＦＥのアクティブレベルに応答してタイミ
ング信号Ｔ１Ｋのセルフリフレッシュサイクル対応の選
択信号ＲＣＳ（ＲＣＳ１，ＲＣＳ２から成る）を発生す
るセルフリフレッシュ設定回路４と、アドレス信号ＡＤ
ｓ１及び選択信号ＲＣＳに応答してメモリセルアレイ７
の選択行を決定して行選択回路６を通してその行を選択
しメモリセルアレイ７の記憶データのリフレッシュ制御
を行うセルフリフレッシュ制御回路５とを備える。
リフレッシュ回路は、外部から行アドレスストローブ信
号（以下、ＲＡＳ信号）及び列アドレスストローブ信号
（以下、ＣＡＳ信号）のレベル変化及びその時間経過に
よりメモリセルアレイ７及び行選択回路６を含む内部回
路の所定の動作状態への到達を検知しアクティブレベル
のセルフリフレッシュエントリ信号ＳＲＦＥを発生する
セルフリフレッシュエントリ回路１と、上記内部回路の
諸特性及び使用条件を含む設定条件に基ずき類別された
互いに異なるセルフリフレッシュサイクル（例えば、１
Ｋ，２Ｋ，４Ｋ）のタイミング信号の発生のための複数
の予め準備された回路パラメータのうちから選択されて
形成され、セルフリフレッシュエントリ信号ＳＲＦＥの
アクティブレベルに応答して所定のセルフリフレッシュ
サイクルのタイミング信号Ｔ１Ｋを発生する１Ｋリフレ
ッシュタイミング回路２と、タイミング信号Ｔ１Ｋに同
期して順次更新されるアドレス値の１Ｋセルフリフレッ
シュ用のアドレス信号ＡＤｓ１を発生するセルフリフレ
ッシュアドレス発生回路３と、ボンディングパッドＢＰ
１，ＢＰ２とインバータＩＶ１〜ＩＶ３とＮＡＮＤ型の
論理ゲートＧ１，Ｇ２とを含みセルフリフレッシュエン
トリ信号ＳＲＦＥのアクティブレベルに応答してタイミ
ング信号Ｔ１Ｋのセルフリフレッシュサイクル対応の選
択信号ＲＣＳ（ＲＣＳ１，ＲＣＳ２から成る）を発生す
るセルフリフレッシュ設定回路４と、アドレス信号ＡＤ
ｓ１及び選択信号ＲＣＳに応答してメモリセルアレイ７
の選択行を決定して行選択回路６を通してその行を選択
しメモリセルアレイ７の記憶データのリフレッシュ制御
を行うセルフリフレッシュ制御回路５とを備える。
【００１６】次に、各部の動作波形を示した図２を併せ
て参照してこの実施例の動作について述べる。
て参照してこの実施例の動作について述べる。
【００１７】セルフリフレッシュエントリ回路１は、Ｒ
ＡＳ信号のアクティブレベル（低レベル）への遷移時に
ＣＡＳ信号がアクティブレベル（低レベル）にあり、か
つ、このＣＡＳ信号のアクティブレベルがＲＡＳ信号の
アクティブレベルへの遷移時点から１００μｓ継続した
ことを検知してアクティブレベル（高レベル）のセルフ
リフレッシュエントリ信号ＳＲＦＥを発生する。
ＡＳ信号のアクティブレベル（低レベル）への遷移時に
ＣＡＳ信号がアクティブレベル（低レベル）にあり、か
つ、このＣＡＳ信号のアクティブレベルがＲＡＳ信号の
アクティブレベルへの遷移時点から１００μｓ継続した
ことを検知してアクティブレベル（高レベル）のセルフ
リフレッシュエントリ信号ＳＲＦＥを発生する。
【００１８】上記セルフリフレッシュエントリ信号ＳＲ
ＦＥのアクティブレベルに応答して、１Ｋリフレッシュ
タイミング回路２は１Ｋセルフリフレッシュ用のタイミ
ング信号Ｔ１Ｋを発生し、セルフリフレッシュアドレス
発生回路３は、タイミング信号Ｔ１Ｋに同期して順次更
新されるアドレス値のアドレス信号ＡＤｓ１を発生す
る。
ＦＥのアクティブレベルに応答して、１Ｋリフレッシュ
タイミング回路２は１Ｋセルフリフレッシュ用のタイミ
ング信号Ｔ１Ｋを発生し、セルフリフレッシュアドレス
発生回路３は、タイミング信号Ｔ１Ｋに同期して順次更
新されるアドレス値のアドレス信号ＡＤｓ１を発生す
る。
【００１９】セルフリフレッシュサイクル設定回路４
は、セルフリフレッシュエントリ信号ＳＲＦＥのアクテ
ィブレベルに応答して、インバータＩＶ１の出力が低レ
ベル、論理ゲートＧ１及びＧ２の出力が高レベルとなる
ので、選択信号ＲＣＳの各ビット（ＲＣＳ１，ＲＣＳ
２）を（１，０）に設定する。
は、セルフリフレッシュエントリ信号ＳＲＦＥのアクテ
ィブレベルに応答して、インバータＩＶ１の出力が低レ
ベル、論理ゲートＧ１及びＧ２の出力が高レベルとなる
ので、選択信号ＲＣＳの各ビット（ＲＣＳ１，ＲＣＳ
２）を（１，０）に設定する。
【００２０】セルフリフレッシュ制御回路５は、上述の
選択信号ＲＣＳ及びアドレス信号ＡＤｓ１に応答して、
４つのセルアレイブロックから成るメモリセルアレイ７
の各ブロックの１行を決定して行選択回路６を通してそ
の４行を選択し、メモリセルアレイ７の記憶データのリ
フレッシュ制御を行う。
選択信号ＲＣＳ及びアドレス信号ＡＤｓ１に応答して、
４つのセルアレイブロックから成るメモリセルアレイ７
の各ブロックの１行を決定して行選択回路６を通してそ
の４行を選択し、メモリセルアレイ７の記憶データのリ
フレッシュ制御を行う。
【００２１】従来の半導体記憶装置においては、セルフ
リフレッシュエントリ信号ＳＲＦＥを受けてセルフリフ
レッシュアドレス発生回路３へタイミング信号を供給す
る回路が、１Ｋリフレッシュタイミング回路，２Ｋリフ
レッシュタイミング回路及び４Ｋリフレッシュタイミン
グ回路とこれらタイミング回路の出力信号選択用の選択
回路とを備えるか、１Ｋ，２Ｋ及び４Ｋ用のタイミング
信号を出力する１つのタイミング回路と上記タイミング
信号のうちの１つを選択する選択回路とを備えていた。
これに対し本発明では、上述のように１Ｋリフレッシュ
タイミング回路２のみであるので、上記の従来の半導体
記憶装置の前者に対し２つのタイミング回路と選択回
路、後者に対し選択回路の分だけチップ占有面積及び消
費電力を低減できる。
リフレッシュエントリ信号ＳＲＦＥを受けてセルフリフ
レッシュアドレス発生回路３へタイミング信号を供給す
る回路が、１Ｋリフレッシュタイミング回路，２Ｋリフ
レッシュタイミング回路及び４Ｋリフレッシュタイミン
グ回路とこれらタイミング回路の出力信号選択用の選択
回路とを備えるか、１Ｋ，２Ｋ及び４Ｋ用のタイミング
信号を出力する１つのタイミング回路と上記タイミング
信号のうちの１つを選択する選択回路とを備えていた。
これに対し本発明では、上述のように１Ｋリフレッシュ
タイミング回路２のみであるので、上記の従来の半導体
記憶装置の前者に対し２つのタイミング回路と選択回
路、後者に対し選択回路の分だけチップ占有面積及び消
費電力を低減できる。
【００２２】上述の実施例のひとつの変形を示す図３を
併せて参照すると、この変形実施例のタイミング回路
は、４Ｋリフレッシュタイミング信号Ｔ４Ｋを出力する
４Ｋリフレッシュタイミング回路８であり、セルフリフ
レッシュサイクル設定回路４ａは、セルフリフレッシュ
エントリ信号ＳＲＦＥのアクティブレベルを受けて
（０，１）の選択信号ＲＣＳを出力する。セルフリフレ
ッシュアドレス発生回路３は、タイミング信号Ｔ４Ｋに
同期して更新されるアドレス値のアドレス信号ＡＤｓ４
を発生する。
併せて参照すると、この変形実施例のタイミング回路
は、４Ｋリフレッシュタイミング信号Ｔ４Ｋを出力する
４Ｋリフレッシュタイミング回路８であり、セルフリフ
レッシュサイクル設定回路４ａは、セルフリフレッシュ
エントリ信号ＳＲＦＥのアクティブレベルを受けて
（０，１）の選択信号ＲＣＳを出力する。セルフリフレ
ッシュアドレス発生回路３は、タイミング信号Ｔ４Ｋに
同期して更新されるアドレス値のアドレス信号ＡＤｓ４
を発生する。
【００２３】セルフリフレッシュ制御回路５は、上述の
選択信号ＲＣＳ及びアドレス信号ＡＤｓ４に応答して、
４つのセルアレイブロックから成るメモリセルアレイ７
全体のうちの１行を決定し、行選択回路６を通してその
１行を選択してメモリセルアレイ７の記憶データのリフ
レッシュ制御を行う。
選択信号ＲＣＳ及びアドレス信号ＡＤｓ４に応答して、
４つのセルアレイブロックから成るメモリセルアレイ７
全体のうちの１行を決定し、行選択回路６を通してその
１行を選択してメモリセルアレイ７の記憶データのリフ
レッシュ制御を行う。
【００２４】この変形実施例の各部の動作波形を示す図
４を併せて参照すると、この変形実施例においては、１
リフレッシュ期間中に４Ｋ回のリフレッシュサイクルが
含まれるので、図１及び図２に示された１Ｋリフレッシ
ュサイクルの実施例に対し、リフレッシュサイクル数は
４倍、１回のリフレッシュサイクルにおける選択行は１
／４となる。したがって、１回のリフレッシュサイクル
における消費電流Ｉｐのピーク値、すなわち消費電力の
ピーク値は１Ｋリフレッシュサイクルの場合より小さく
なるが、リフレッシュサイクルごとにセルフリフレッシ
ュ回路全体が動作するので、平均の消費電流及び消費電
力は大きくなる。ただし、この場合でも、従来の半導体
記憶装置に比較すると、図１，図２に示された実施例と
同様の効果があることは言うまでもない。
４を併せて参照すると、この変形実施例においては、１
リフレッシュ期間中に４Ｋ回のリフレッシュサイクルが
含まれるので、図１及び図２に示された１Ｋリフレッシ
ュサイクルの実施例に対し、リフレッシュサイクル数は
４倍、１回のリフレッシュサイクルにおける選択行は１
／４となる。したがって、１回のリフレッシュサイクル
における消費電流Ｉｐのピーク値、すなわち消費電力の
ピーク値は１Ｋリフレッシュサイクルの場合より小さく
なるが、リフレッシュサイクルごとにセルフリフレッシ
ュ回路全体が動作するので、平均の消費電流及び消費電
力は大きくなる。ただし、この場合でも、従来の半導体
記憶装置に比較すると、図１，図２に示された実施例と
同様の効果があることは言うまでもない。
【００２５】上述の実施例及びその変形において、セル
フリフレッシュサイクル設定回路４，４ａを、インバー
タＩＶ１と２つの論理ゲート（Ｇ１，Ｇ２），（Ｇ３，
Ｇ４）とにより選択信号ＲＣＳの各ビット（ＲＣＳ１，
ＲＣＳ２）のレベルを制御する構成としたが、上記論理
ゲートをインバータに置き換え、インバータＩＶ１の入
力端及び出力端の信号をその置き換えられたインバータ
及び既存のインバータのうちの２つのインバータの入力
端に供給する構成とすることもできる。またリフレッシ
ュサイクルを１Ｋ，２Ｋ及び４Ｋの中から選択するもの
としたが、このリフレッシュサイクルは、ハードウエア
特性や使用条件等を考慮して任意に設定することができ
る。
フリフレッシュサイクル設定回路４，４ａを、インバー
タＩＶ１と２つの論理ゲート（Ｇ１，Ｇ２），（Ｇ３，
Ｇ４）とにより選択信号ＲＣＳの各ビット（ＲＣＳ１，
ＲＣＳ２）のレベルを制御する構成としたが、上記論理
ゲートをインバータに置き換え、インバータＩＶ１の入
力端及び出力端の信号をその置き換えられたインバータ
及び既存のインバータのうちの２つのインバータの入力
端に供給する構成とすることもできる。またリフレッシ
ュサイクルを１Ｋ，２Ｋ及び４Ｋの中から選択するもの
としたが、このリフレッシュサイクルは、ハードウエア
特性や使用条件等を考慮して任意に設定することができ
る。
【００２６】
【発明の効果】以上説明したように本発明は、セルフリ
フレッシュタイミング回路を複数の回路パラメータのう
ちの選択済みの回路パラメータにより形成された１つの
タイミング回路のみとしたので、メモリチップ上に予め
形成した複数のセルフリフレッシュタイミング信号発生
回路を要する上述の従来例と比較して、リフレッシュサ
イクル選択後には不要となるタイミング信号発生回路及
び選択回路がなくなり、セルフリフレッシュ回路のメモ
リチップ表面における占有面積及び消費電力の節減を達
成できる効果がある。
フレッシュタイミング回路を複数の回路パラメータのう
ちの選択済みの回路パラメータにより形成された１つの
タイミング回路のみとしたので、メモリチップ上に予め
形成した複数のセルフリフレッシュタイミング信号発生
回路を要する上述の従来例と比較して、リフレッシュサ
イクル選択後には不要となるタイミング信号発生回路及
び選択回路がなくなり、セルフリフレッシュ回路のメモ
リチップ表面における占有面積及び消費電力の節減を達
成できる効果がある。
【図１】本発明の一実施例の一部に回路図を含むブロッ
ク図である。
ク図である。
【図２】図１の実施例の各部の動作波形図である。
【図３】図１の実施例のひとつの変形の一部に回路図を
含むブロック図である。
含むブロック図である。
【図４】図３の実施例の各部の動作波形図である。
１ セルフリフレッシュエントリ回路 ２ １Ｋリフレッシュタイミング回路 ３ セルフリフレッシュアドレス発生回路 ４，４ａ セルフリフレッシュサイクル設定回路 ５ セルフリフレッシュ制御回路 ６ 行選択回路 ７ メモリセルアレイ
Claims (4)
- 【請求項１】 半導体メモリチップのメモリセルアレイ
を含む内部回路の所定の動作状態への到達に応答してア
クティブレベルのセルフリフレッシュエントリ信号を発
生する手段と、予め定められた互いに異なる複数のリフ
レッシュサイクル数の任意の一つのサイクル数でタイミ
ング信号を生ずるように複数の予め準備された選択可能
な回路パラメータのうちの選択済みのパラメータにより
形成され、前記セルフリフレッシュエントリ信号のアク
ティブレベルに応答して前記の一つのサイクル数のタイ
ミング信号を発生する手段と、前記タイミング信号に応
答して変化するアドレス値をもつアドレス信号を発生す
る手段と、前記セルフリフレッシュエントリ信号のアク
ティブレベルに応答して前記一つのサイクル数のタイミ
ング信号のセルフリフレッシュサイクル対応の選択信号
を発生する手段と、前記アドレス信号及び選択信号に応
答して前記メモリアレイの複数の行の一つを選択しその
行に属するメモリセルの記憶データのリフレッシュ動作
が行われるように制御を行う手段とを有する半導体記憶
装置。 - 【請求項２】 前記セルフリフレッシュエントリ信号発
生手段が、前記メモリチップ外部からのＲＡＳ信号及び
ＣＡＳ信号の所定レベル到達後の時間経過により前記内
部回路の所定の動作状態への到達を検知する回路である
請求項１記載の半導体記憶装置。 - 【請求項３】 前記複数のリフレッシュサイクル数の値
が、１０２４，２０４８，および４０９６である請求項
１記載の半導体記憶装置。 - 【請求項４】 前記選択信号発生手段が前記セルフリフ
レッシュエントリ信号のアクティブレベルに応答して前
記選択信号の各ビットのレベルを決定するゲート回路を
含む回路である請求項１記載の半導体記憶回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032592 | 1992-01-30 | ||
| JP4-40325 | 1992-01-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274872A true JPH05274872A (ja) | 1993-10-22 |
Family
ID=12577458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5008721A Pending JPH05274872A (ja) | 1992-01-30 | 1993-01-22 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5295110A (ja) |
| JP (1) | JPH05274872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232336B1 (ko) * | 1995-12-11 | 1999-12-01 | 다니구찌 이찌로오 | 반도체 기억장치 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448742A (en) * | 1992-05-18 | 1995-09-05 | Opti, Inc. | Method and apparatus for local memory and system bus refreshing with single-port memory controller and rotating arbitration priority |
| JP3759758B2 (ja) * | 1994-02-03 | 2006-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5831918A (en) * | 1994-02-14 | 1998-11-03 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US6587978B1 (en) | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
| US5400289A (en) * | 1994-07-15 | 1995-03-21 | Micron Technology, Inc. | Lockout circuit and method for preventing metastability during the termination of a refresh mode |
| JPH09161478A (ja) * | 1995-12-12 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5640114A (en) * | 1995-12-27 | 1997-06-17 | Vlsi Technology, Inc. | Versatile select and hold scan flip-flop |
| US5991214A (en) * | 1996-06-14 | 1999-11-23 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US5880596A (en) * | 1996-11-05 | 1999-03-09 | Altera Corporation | Apparatus and method for configuring integrated circuit option bits with different bonding patterns |
| JP2003257178A (ja) * | 2002-03-06 | 2003-09-12 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| JP2003338193A (ja) * | 2002-05-21 | 2003-11-28 | Mitsubishi Electric Corp | 半導体メモリモジュール |
| US7131033B1 (en) | 2002-06-21 | 2006-10-31 | Cypress Semiconductor Corp. | Substrate configurable JTAG ID scheme |
| US7818640B1 (en) | 2004-10-22 | 2010-10-19 | Cypress Semiconductor Corporation | Test system having a master/slave JTAG controller |
| US7619944B2 (en) * | 2007-01-05 | 2009-11-17 | Innovative Silicon Isi Sa | Method and apparatus for variable memory cell refresh |
| US20080164149A1 (en) * | 2007-01-05 | 2008-07-10 | Artz Matthew R | Rapid gel electrophoresis system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061992A (ja) * | 1983-09-14 | 1985-04-09 | Nec Corp | 擬似スタティックメモリ |
| JP2617779B2 (ja) * | 1988-08-31 | 1997-06-04 | 三菱電機株式会社 | 半導体メモリ装置 |
-
1993
- 1993-01-22 JP JP5008721A patent/JPH05274872A/ja active Pending
- 1993-01-29 US US08/011,261 patent/US5295110A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232336B1 (ko) * | 1995-12-11 | 1999-12-01 | 다니구찌 이찌로오 | 반도체 기억장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5295110A (en) | 1994-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4056173B2 (ja) | 半導体記憶装置および該半導体記憶装置のリフレッシュ方法 | |
| US7551502B2 (en) | Semiconductor device | |
| US7301844B2 (en) | Semiconductor device | |
| US8681578B2 (en) | Semiconductor device that performs refresh operation | |
| US8295115B2 (en) | Dynamic random access memory with fully independent partial array refresh function | |
| US7170808B2 (en) | Power saving refresh scheme for DRAMs with segmented word line architecture | |
| CN100578665C (zh) | 半导体存储器 | |
| KR100447563B1 (ko) | 반도체 메모리 | |
| JP3489906B2 (ja) | 半導体メモリ装置 | |
| JPH05274872A (ja) | 半導体記憶装置 | |
| US5251178A (en) | Low-power integrated circuit memory | |
| JPWO2004095465A1 (ja) | 半導体記憶装置 | |
| JPH1186536A (ja) | 半導体記憶装置 | |
| US6570802B2 (en) | Semiconductor memory device | |
| JP2008084426A (ja) | 半導体メモリおよびシステム | |
| US5150329A (en) | Dynamic memory with a refresh control circuit | |
| US6862238B1 (en) | Memory system with reduced refresh current | |
| KR100712492B1 (ko) | 반도체 메모리 장치의 셀프 리프레쉬 회로 및 그 방법 | |
| US6999369B2 (en) | Circuit and method for refreshing memory cells of a dynamic memory | |
| KR20090126976A (ko) | 자동 리프레쉬 제어회로 | |
| KR20040053911A (ko) | 뱅크의 액티브 동작을 달리하는 반도체 기억 장치 및반도체 기억 장치에서의 뱅크 액티브 제어 방법 | |
| JPH0325871B2 (ja) | ||
| JP2003068075A (ja) | 半導体記憶装置 | |
| US7573772B2 (en) | Semiconductor memory device and self-refresh method therefor | |
| JPH1153882A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001114 |