JPH0680560B2 - 読出専用メモリ−・システム - Google Patents

Description

【発明の詳細な説明】 技術分野 この発明は読出専用メモリーに関する。

この発明は、又読出専用メモリーに使用するのに適した
読出増幅器（感知又はセンス・アンプ）に関する。

背景技術 読出専用メモリーの設計技術者は、アクセス時間を短縮
しつつ、又は少なくとも現状のアクセス時間を維持しな
がらデータ記憶密度をいかに高めるかを探求している。
そのような目的を達成する試みとして、最近のROM設計
技術者は、デプリーション或いはエンハンスメント装置
を選択的に形成することによってプログラムされるシリ
コン・ゲート電界効果トランジスタ（FET）を用いる場
合に、従来の共通なノア／オア・ロジック構造からナン
ド／アンド・ロジック構造固有の高密度性に注目するよ
うになってきた。その差異及び考え方については米国特
許第4,142,176号に述べられている。

米国特許第4,142,176号から知ることができる第１図に
示す基本的なナンドROM−１において、行０乃至行ｎと
指定された線は、バイナリ“0"又は“1"レベルに対応す
る電圧（夫々“0"及び“5"ボルト）により選択的に付勢
される。他方、ビット線０乃至ｍは、それに応答して接
地されるかどうかがモニターされる。第１図に表わすよ
うに、もしFET2がデプリーション形であると、行３の線
の電圧が“0"であろうと“1"であろうと、ビット線ｍ−
１の出力は同一レベルである。そのような構造が利用し
うるチップ面積の利用効率は同じく上記の米国特許に記
載されている。

ナンドROM1によって表わされる構造によって密度の改善
が得られたにも拘わらず、アクセス速度が遅いため、こ
の構造の利用範囲は限定される。この場合のアクセス速
度は従来のノア構造のROMよりかなり遅い。速度が遅く
なるのは、導通路が長くなり、それに関連して導通路の
インピーダンスが増加するのが主な原因である。

アクセス時間を許容範囲内に維持しつつ記録密度を最高
にするために、ROMのロジック構造として第２図のバン
ク選択−３に示すようなバンク（スタック）選択形式の
構造が提案された。この構造では、ｍ行の中間に補足の
ビット線４が追加されて、それによりｎ行のアレイ（ar
ray）を２つのバンクに分割してナンドFETを通る直列の
導通路の長さを約1/2だけ短くするようにしている。そ
の代わり、この構造はビット線と、FET6及び７のような
バンク選択アドレスFET、及びビット線４をノード９に
対応する電極に接続する接続線８とを追加する必要があ
るため、チップ面積を余分に必要とする。一般的には、
ノード９は実際にはFET6及び７に共通な単一のソース／
ドレイン（S/D）拡散で構成され、接続線８は誘電体層
を通る媒体であり、ビット線４は物理的にはFETの対応
する列の上によこたわるように置かれた第２の導電（金
属）層である。このような集積回路構造の第１の導電層
は、典型的な例では多結晶シリコン（以下“ポリ”とい
う）をパターン化して、行及びバンク選択線に対応する
FETゲート電極を形成する。

残念ながら、バンク選択３を持つナンドROMはアクセス
時間を短くするために、チップ密度の点で大きな犠牲を
必要としている。今、密度の相関関係を理解するため
に、集積回路構造における第１図及び第２図のロジック
構造を対比してみよう。行の数が多くなると、第１図の
単一ナンドROMから第２図のバンク選択を持つナンドROM
に変更する際のノード９、接続線８、及びバンク選択FE
T6,7のためのチップ面積の損失は相対的に微少となる。
この結果、行方向のポリ・ゲート線間は多少小さなピッ
チ（中心線間の間隔）となるだけである。しかし、第２
図の構造の列については構造的に変更する必要があるた
めに相当な影響を受ける。FETの列を区画し形成する連
続的な拡散の間のピッチは変わらずに残るが、ビットラ
インの大きなピッチにより連続する列の間隔が制限を受
ける。例えば、もしアクティブ領域のピッチ、すなわ
ち、第１図のナンド行構造の連続するビット線ｍ−1,m
を形成する拡散のピッチが公称４ミクロンであり、第２
図のバンク選択を持つナンドROMの金属ビット線４の公
称ピッチが８ミクロンであるとすると、金属ビット線の
使用によりROM密度が第１図の構造の約1/2に制限される
であろう。

発明の開示 この発明の目的はアクセス時間を許容範囲内に維持しな
がら最高の密度を有する読出専用メモリーを提供するこ
とである。

この発明の他の目的は高い感度を持ち、読出専用メモリ
ーに使用するに適した読出（感知）増幅器（センス・ア
ンプ）を提供することである。

従って、この発明は、その一面によると、第１の端部に
おいて第１のノードに共通に接続された直列構造のメモ
リー・セルの第１の複数のメモリー・スタックと、前記
第１の複数のメモリー・スタックの第２の端部及び第２
のノードに接続され前記第１の複数のメモリー・スタッ
クを選択するようになした第１の選択手段と、前記第１
及び第２のノードを同時に選択してそれら間の導通性を
確認するようになした第２の選択手段と、第１の端部に
おいて第３のノードに共通に接続され直列に配置された
メモリー・セルの第２の複数のメモリー・スタックと、
前記第２の複数のメモリー・スタックの第２の端部と前
記第２のノードとに接続され前記第２の複数のメモリー
・スタック間を選択するようになした第３の選択手段
と、前記第２及び第３のノードを同時に選択してそれら
間の導通性を確認するようになし前記第２の選択手段と
二者択一的に動作する第４の選択手段とを含む読出専用
メモリーを提供するものである。

更に、この発明は、他の一面によると、夫々第１及び第
２の基準ノードに接続された第１及び第２の定電流発生
手段と、入力線と前記第１の基準ノードとの間に接続さ
れ前記入力線の電位に反比例してバイアスされるゲート
電極を持つ第１のパス（pass）電界効果トランジスタ
と、前記基準線と前記第２の基準ノードとの間に接続さ
れ前記基準線の電位に反比例してバイアスされるゲート
電極を持つ第２のパス電界効果トランジスタと、前記入
力線と前記基準線との間のシンキング（sinking）電流
の差異を検出するようになした検出手段とから成り、入
力線と基準線とを持つ読出増幅器（センス・アンプ）を
提供するものである。

ここで実施するこの発明は金属ビット線のピッチによっ
てROMの密度が制限されないことを保証することによっ
て寸法を小さくした集積回路ROMを作成するロジック及
び構造的配置を提供するものである。その上、この特徴
ある構造は各ナンド・スタックのFETの数を制限して許
容しうるアクセス時間を維持するようにしている。更
に、その上の利点としては、仮想接地絶縁を通すアドレ
スされないビット線の負荷の取出しと、オア・ロジック
構造における列選択の構成と、ビット線の選択的プリチ
ャージと、電流応答センス・アンプと、データ信号と基
準セルとの比較と、出力信号の立上り及び立下り速度の
マスク・プログラマブル調節を持つドライブ回路とを提
供するそれらの回路に有する特徴を含むものである。こ
の好ましい実施例においては、ROMアレイはアドレス可
能に４つの群に分けられ、バンク線と行線とが直交して
いるナンドFETスタックから成るＸ−アンド−オア（Ｘ
−AND−OR）構造に構成される。そのアレイの４つの隣
り合うスタックはその一端において共通のビット線に接
続される。１対の隣り合うスタックは上記４スタックの
反対側の端部において、隣り合う４ナンド・スタックの
うちの更に他の１対のスタックと共通に仮想接地線に接
続される。対のスタック間の選択はナンド構造をのバン
ク選択FETによって行われる。

複合（composite）ROMシステムは各列（コラム）セグメ
ントが共通な８ビット線を一組に接続した全体として列
（コラム）構造である。そのビット線は多ナンド・スタ
ックに接続され、その多ナンド・スタックは行、バンク
及び列選択アドレスに従って個々に選択される。アクセ
ス時間を短縮するために、複合ROMシステムの各列セグ
メントのビット線及び仮想接地線はマスタ・プリチャー
ジ駆動回路と呼ばれる個々に同期するバイアス回路によ
ってプリチャージされる。

ROMのデータ内容は行−バンク−列／接地アドレスの同
時発生によって選択される。各選択されたナンド・スタ
ックは選ばれたビット線を介して独特なセンス・アンプ
回路に接続される。センス・アンプの１つの形式におい
ては、２つの電流応答増幅器と差動増幅器とが含まれ
る。電流応答増幅器の１つはビット線に接続され、他の
１つは基準セルに接続される。定電流源がビット線及び
基準セルに接続されて、プリチャージ・レベルからビッ
ト線の電位の変化を検出する。ナンド・スタックの導通
路の形成によって接地に対しビット線が放電すると、定
電流源から電流が引出されて差動増幅器に接続されてい
るノード電圧を偏位する。

更に、この複合ROMシステムはバイナリ形式の出力信号
の立上り及び立下り速度を調節するように適切に構成さ
れた独特な可変速度駆動回路が含まれる。このパラメー
タの調節可能性は後続するデータ応答回路に対するマッ
チングを可能にする。

図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発明
の実施例を説明する。

第１図及び第２図は、夫々バンク選択の特徴を持たない
構造及び持つ構造のナンド配置ROM FETの回路図を表わ
す。

第３図は、好ましい複合ROMシステムの概略ブロック図
である。

第４図は、好ましいメモリー・アレイ・ユニット及びプ
リチャージ回路及び列／接地選択回路のセグメント又は
部分を含む回路図である。

第５図及び第６図は、夫々第４図の回路の機能等価回路
及び同回路のためのロジック等価回路を表わす図であ
る。

第７図は、好ましい基準セル回路の回路図である。

第８図は、好ましいセンス・アンプ回路の回路図であ
る。

第９図は、好ましいマスク・プログラマブル可変速度駆
動回路の回路図である。

第10図乃至第13図は、可変速度駆動回路のためにプログ
ラムされた立上り及び立下り速度のプロットを描いた曲
線図である。

第14図は、第４図の回路に対する代替実施例の回路図で
ある。

第15図は、メモリー・アレイのナンド・スタックの製造
に適した好ましいマスク・パターンの略図である。

発明を実施するための最良の形態 以下に開示するこの発明の好ましい実施例は第３図にお
ける全体的に参照番号11で示されている複合ROMシステ
ムに表わされている。ここに示されている模範的なROM
は、13本のアドレス線によって個々にアドレス指定され
る65,536データ・ビットをメモリー内容として記憶でき
るように構成されている。その出力は８線バスに現われ
る８ビット・データ・ワードで構成される。

このROMは物理的には、約５ボルトの電源電圧V_DDで動作
するよう設計されたｎチャンネル・シリコンを使用した
集積回路（IC）チップの上に作られる。ROMデータは、F
ETの動作モードをデプリーション形か又はエンハンスメ
ント形のどちらかに設定するために使用されるマスク工
程において、イオン注入の差異でプログラムされる。
又、好ましい物理的構成としては、行方向導体として多
結晶シリコン材料を用い、さらにこの材料で行及びバン
ク選択FETのゲート電極をも構成する。ビット線及び仮
想接地線導体は金属が好ましい。活性領域（S/D拡散領
域）の公称ピッチは、寸法的に４ミクロンであり、金属
導体のピッチは公称８ミクロンである。

図に描いてある各種回路を理解するために、第１図のFE
T2に使用している形の記号がデプリーション形装置を表
わし、第２図のFET6又は７に相当する記号がエンハンス
メント形FETを表わすものとする。エンハンスメント及
びデプリーションFETのしきい値電圧は夫々約0.6ボルト
及び−3.0ボルトである。

Ｘ−アンド−オア・アレイに特有の特徴を理解し認識す
るために、第３図に表わす好ましい構成に対応するアレ
イの動作を考えよう。ROMのアドレス線A₀〜A_Mは以下の
３つの部分で構成するように表わしてある。すなわち、
（１）列／接地（col/gnd）線をアドレスする線A₀〜A_K,
（２）バンク線をアドレスする線A_K+1〜A_L,（３）ROMの
行線をアドレスする線A_L+1〜A_Mである。

この好ましい複合ROMシステムは個々にアドレス可能な
複数のセルで形成され、それら各セルは製造中にエンハ
ンスメント・モード又はデプリーション・モードのどち
らかで動作するように選択的にプログラムされたFETに
よって形成される。例えば第４図のROMセルFET32を参照
すると良い。次の組合せ段階において、そのFETは独特
な相互接続構造を持つ複数のナンド・スタック形状に構
成されて、一つのメモリー・アレイ・ユニット12を形成
する。第３図の複合ROMシステム11では、メモリー・ア
レイ・ユニット12は更に16列の16バンク（構造的には行
として現われる）にまとめられる。このような構造によ
り、すべての列の８ビット線は列／接地選択16,17の作
用によって８線バス19に接続することができる。

従来型デコーダ13はA_L+1〜A_M線上のアドレス・ビットを
行選択信号に変換して行選択線R₀〜R₁₅に出力する。16
本の行選択線はすべて、中央に配置されている行バス18
からメモリー・アレイ10の各バンク内の各ユニット12へ
通じている。

メモリー・アレイ10の各バンク内のユニットは、更にバ
ンク選択ブロック14からメモリー・アレイ10の各バンク
を対になって横切る１対のバンク選択線（例えば、B₀及
びB₁）によって選択される。線B₀〜B₃₁はアドレス線A
_K+1〜A_Lに現われた信号に基づいて選択される。

列及び仮想接地の選択は列／接地選択ブロック16及び17
で遂行される。列／接地選択により、メモリー・アレイ
10の各ユニットの16個の別々の列のうちの１つの列の８
ビットの線が８線バス19に接続される。その際、アドレ
ス線A₀〜A_Kの信号が選択を決定する。

この実施例に係る発明の更に新規な点は、バス19に接続
された各ビット線の状態によって表わされるデータ内容
を検出するためにブロック21で表わすような８個の電流
応答センス・アンプ（読出増幅器）を使用する点にあ
る。ブロック21の各センス・アンプはブロック22の８個
の基準セルのシンキング電流とそれに対応するビット線
の電流とを比較する。

データ０乃至データ７の線上にあるセンス・アンプの出
力であるバイナリ信号は、電力増幅されかつ選択的に変
化率補償（信号の大きさ乃至速度の変化を補償する）を
受ける。変化率補償はブロック23の８個のマスク・プロ
グラマブル可変速度ドライバで行われ、後続する回路へ
の接続適合性を保証する。

複合ROMシステムの第３図の実施例は更に複数のプリチ
ャージ回路を有している。各プリチャージ回路は、メモ
リー・アレイの列構成に応じて各々８つの回路から構成
される２つのグループ24,26に配置される。16個のプリ
チャージ回路のすべてはプリチャージ駆動回路27で設定
されたバイアス電圧に従って駆動される。プリチャージ
回路24,26を使用することによって、メモリー・アレイ
・ユニット12のビット線及び仮想接地線の両方を、ブロ
ック21の各電流センス・アンプの公称レベルの電圧にプ
リチャージしている。

以上、複合ROMシステム11の全体的構造組織を説明し
た。以下の説明はこの発明の独特の特徴を示すために、
単独又は組合せて用いる実際の回路の構造及び機能的面
に焦点を当てることにする。行選択13及びバンク選択14
は先行技術において公知の構造であるから以下において
は説明しない。列アドレス線A₀〜A_Kの信号を参照記号Ｃ
で指定する列選択線に変換するデコード回路についても
同様である。

最初に、メモリー・アレイ10のメモリー・アレイ・ユニ
ット12を詳細に説明する。

ユニット12の構造は第４図の点線内に概要が描かれてお
り、その一部における動作等価回路が第５図に略図的に
描かれ、第６図にはその一部のロジック図が略図的に描
かれている。第４図のメモリー・アレイ・ユニットは、
第３図の複合ROMシステム11の図中のメモリー・アレイ1
0の上部左隅の位置の部分に相当する。

第４図の回路の解析に当り、メモリー・アレイ・ユニッ
ト12はメモリー・アレイ10（第３図）を形成する16×16
グループの１つにすぎないということを理解しておく必
要がある。第４図には、プリチャージ駆動回路27の全体
が表わされているが、プリチャージ・セグメント28につ
いては、プリチャージ・セグメント24（第３図）のメモ
リー・アレイ10の第１の列を動作するに必要な部分だけ
を表わしている。列／接地選択セグメント29も同様にメ
モリー・アレイ10の単一列についてのみ描いてある。列
／接地選択セグメント29からの出力線（すなわち、ビッ
ト線０〜９）は、センス・アンプ21に接続されているバ
ス19の８本の線に対応する（第３図）。

８個の電気的ノードは第４図のメモリー・アレイ・ユニ
ット12を囲む点線上にダイヤモンド形記号31で指定され
ている。これらノードはそれぞれ、メモリー・アレイ10
の単一の各列のすべてのユニット（第３図）に共通であ
る。B₀及びB₁のように表わされているバンク選択線は、
アレイ10のどの列においても、描かれているバンクに従
って異なるものである。第４図の例において、バンク選
択線としてのB₀及びB₁があるということは、そこに表わ
してあるメモリー・アレイ・ユニット12はメモリー・ア
レイ10（第３図）の16バンクの最初のバンクのものであ
るということを示していることになる。

第１図及び第２図に表わす回路においてもそうであった
ように、第４図のメモリー・アレイ・ユニット12は複数
のナンド接続FETで構成される。ナンド・スタックの各R
OMセルFET32はプログラムされるビット内容に従い、エ
ンハンスメント・モード又はデプリーション・モード装
置のどちらかとなるように先行技術の方法に従って製造
される。

この発明のＸ−アンド−オア・アレイ（Ｘ−AND−OR ar
ray）をより理解するために、ビット・ノード33に接続
されておりビット線０としてアドレス可能な第４図のメ
モリー・アレイ・ユニット12の一部を考察する。４個の
ナンドが接続されたFETの４つのスタック34,36,37及び3
8は互いにその一端においてビット・ノード33に接続さ
れ、その反対側の端部は２つの対で仮想接地ノード39,4
1に接続される。仮想接地ノード39,41は、隣り合うビッ
ト線からの隣り合うナンド・スタックの対に対して、交
互につながりながらメモリー・アレイ・ユニット12を横
切るように接続される。

特定のナンド・スタックを選択しそれによってROMデー
タをアドレスする際の上記構造の動作を理解するために
は、第５図の機能的な等価回路を折りに振れて参照する
と役に立つと思われる。第５図に描かれている装置、ノ
ード及び動作信号のうち、第４図の各部と機能的に対応
する部分は参照番号又は文字にプライム（′）記号を付
して表わしてある。第４図及び第５図を共に参照して考
察するに、ナンド・スタックの各対34及び37、又は36及
び38間のバンク選択はバンク選択線B₀,B₁の対応するバ
イナリ状態の信号に従ってスイッチ42,43を用いて行わ
れる。第４図において、そのスイッチングは、例えばFE
T44,46のようなスタックの交互にくるエンハンスメント
及びデプリーションFETの構造を用いて達成される。そ
のような配置において、もしB₀線の信号がバイナリ“1"
（５ボルト）であり、B₁線の信号がバイナリ“0"であれ
ば、ナンド・スタック34,37は可能化されるが、スタッ
ク36,38はディセーブルのままに維持される。バンク選
択信号が反転すると選択されるナンド・スタッフと選択
されないナンド・スタックとが逆転する。

更に、C₀及びC₁線上のバイナリ状態の列線選択信号によ
って、仮想接地ノード39又は41のいずれか一方を実際の
接地に変化させるとともに選ばれたビット・ノードをビ
ット線、例えば、ビット・ノード33をビット線０に接続
して、さらにナンド・スタックの選択を行なう。このよ
うにして、バンク選択信号はスタック34及び37、又は36
及び38を可能化し、列／接地選択信号はスタック34及び
36、又は37及び38を可能化する。そのような除外又は選
択処理によって、ただ１つのスタックだけが実際に選ば
れる。

第４図による列／接地選択はFET47,48によって行われ
る。例えば、もし、C₀線の信号がバイナリ“1"であっ
て、C₁線の信号がバイナリ“0"であれば、仮想接地ノー
ド39は接地に接続され、仮想接地ノード41はプリチャー
ジのレベルでフローティングのままとなる。このような
状態のもとに、もし、バンク線B₀もバイナリ“1"であれ
ば、ビット線０のためにスタック34が選ばれる。その
後、スタックの内容と行選択線B₀〜B₁₅の信号とかによ
り、ビット・ノード33を放電するようなナンド・スタッ
ク34を通じた導通路を形成されるかどうかを決定する。
C₀線のバイナリ“1"信号は、さらに列パスFET49を可能
化して、ビット・ノード33の状態をビット線０に伝送す
る。

第６図には、Ｘ−AND−ORの概念を示すために、バンク
及び列／接地選択要素とともにナンド・スタック34,36,
37,38の等価ロジック図が描いてある。類似するロジッ
ク動作の点から見ると、ROMプログラム・ブロック51,52
はプログラムされたROMセルFET、（例えば第４図の32）
のエンハンスメント又はデプリーション状態に対応し、
ナンド・ブロック53,54はROMセルFET32の直列接続に対
応し、アンド・ブロック56,57は44及び46のようなバン
ク選択FETの機能を表わす。これらは共にアンド・ロジ
ックを形成する。オア・ロジックは第６図のブロック58
で表わされているオア・ロジックは、構造的には第４図
のビット・ノード33におけるナンド・スタック34,36,3
7,38の共通接続部に対応する。Ｘロジックは第６図のア
ンド・ブロック59及び61によって表わされる。Ｘロジッ
クの列／接地選択線Ｃによるナンド・スタックの選択に
より、出力を接続するための選択動作と仮想接地から実
接地への変換との両方が行なわれる。

Ｘ−AND−OR形メモリー・アレイの構造及び動作を理解
したのに続き、次に、複合ROMシステム11を形成する関
連回路の独特な特徴について説明する。

第３図に表わすプリチャージ駆動回路ブロック27を形成
する回路要素は第４図に詳細に例示してある。プリチャ
ージ駆動回路27からの出力線はVAで指定されている。第
３図に表わすように、VA線は両プリチャージ・ブロック
24,26を通過して延びており、そのため、16個のプリチ
ャージ・セグメント全部について共通である。

第４図に表わすプリチャージ駆動回路27の回路図には、
出力線VAに共通な点を介してエンハンスメントFET63に
直列に接続されており、出力線VAに対する分圧器を形成
するソース・ホロワー（souce−follower）接続デプリ
ーションFET62が含まれている。その分圧器と並列に、
エンハンスメントFET64及びデプリーションFET66とが直
列に接続される。出力線VAはFET64のゲート電極に接続
される。FET66のゲート及びソース電極は接地される。F
ET64のソース及び66のドレインが共に接続されているノ
ードはFET63のゲート電極に接続される。FET66はFET63
のゲートのフローティングを防止する。

プリチャージ駆動回路27の出力線VAはV_DDが５ボルトの
ときに公称2.4ボルトの値の固定電圧値となる。このと
きFET67,68,69が0.6ボルトの公称しきい値電圧を持つ
と、39,41のような仮想接地ノード及び33のようなビッ
ト・ノードは公称電圧値1.8ボルトにプリチャージ（pre
charge）される。この1.8ボルトは各ノードのバイナリ
値の中間電圧を表わすようにすることができる。33,39
及び41に対応するノードが正しいレベルにプリチャージ
されるのを保証するために、ROMシステム11（第３図）
はプリチャージ・ブロック24,26（第３図）のプリチャ
ージ・セグメント28及び他の連続する全プリチャージ・
セグメントのFET67,68及び69はほぼ同一のしきい値電圧
及び寸法を持つように設計される。

第４図の次の説明においては、プリチャージ・セグメン
ト28及び列／接地選択セグメント29による組合せの動作
及びその構造を考察しよう。FET71,72,73,74及び76は線
77で可能化され、FET78,79,81,82及び83は線84によって
可能化されて、両列選択線C₀又はC₁がバイナリ“0"レベ
ルにあるときに、33のようなビット線のノードを1.8ボ
ルトのプリチージ可能レベルに充電する。1.8ボルトはF
ET68のしきい値より小さい出力線VAの電圧を表わす。FE
Tは常時導通である。他方、もし選択線C₀又はC₁のどち
らかがバイナリ“1"であれば、72又は78のような直列接
続FETの一方又は他方はノード33をプリチャージ・セグ
メント28からデカップル（減結合）する。そのようにし
て、ナンド・スタックはビット・ノードにおける容量性
電荷を放電して、ナンド・スタックのデータの如何に従
ってノード33の電位を下げる必要があるだけである。プ
リチャージ・セグメント28の基本構造はメモリー・アレ
イ10の列ごとに繰返されるが、プリチャージ駆動回路27
はそうではないということに注目しよう。

前に述べたように、アドレスA₀〜A_Kから“C"と指定した
線に信号を変換発生するデコード回路は広く知られ、利
用されているものであるから説明を除外する。第４図の
構造に関連して、列選択線C₀の列／接地選択信号は仮想
接地ノード39を接地してあるナンド・スタックを選択
し、同時にノード77を接地してプリチャージ動作をディ
セーブル（disable）する。列選択線C₀のバイナリ“1"
信号は更にパス（pass）FET88,49,89,91及び92を可能化
して、ビット・ノードからそれに対応するビット線にデ
ータを接続又は結合する。例えば、FET49はノード33の
状態によって表わされたデータをビット線０に接続す
る。第４図の左側にあるビット線７は２つのナンド・ス
タックだけに接続されて半分のビット・データを提供
し、残りの２つのナンド・スタックは８列のメモリー・
アレイ・ユニット（第３図）の右側に置かれている。プ
リチャージ・セグメント28と同様、列／接地選択セグメ
ント29の構想は列ごとに１回、更に進んでユニットごと
に右方へ繰返される。

以上、プリチャージ及び列／接地選択回路の説明を終了
したので、第３図に描かれている複合ROMシステム11は
基準セル22,センス・アンプ21及び可変速度ドライバ23
を除くすべてが説明されたことになる。残るブロックを
十分に考察するために、バス19の８本の線はメモリー・
アレイ10を構成する16列の各々の対応するビット線に共
通に接続されるということを認識するべきである。従っ
て、ユニットの１つの列、すなわち選ばれた１列だけが
ある１時期にバス19に接続することができる。その上、
３ブロック21,22,23すべてのバス19に備えられた８本の
データ線に対応する数の８つの大体同じ回路を保有す
る。

説明するべき残りのブロックの最初のブロックは基準セ
ル22である。基準セル94の好ましい実施例は第７図に表
わされる。その基準セル回路は選ばれたスタックのナン
ドの状態が満足した場合、ビット線０〜７（第４図）に
現われた電位に大体等しい電位を基準線93に発生する。
これを達成するために、基準セル94は構造及び電気パラ
メータの点から見てナンド・スタック、バンク選択及び
列／接地選択の各回路を反復するように作られる。構造
及び動作の類似性は複合ROMシステム11（第３図）の各
装置は共通のICチップのそれらの場所によって大体同一
の製造環境を受けるという事実によって更に保証され
る。

第７図の基準セル94の各要素とナンド・スタック（第４
図）の各要素との間の機能的対応は二重プライムの肩文
字（″）を対応する参照番号に付加して変更した参照番
号を使用することによって表示する。例えば、第７図の
スタック37″のデプリーションFET46″は第４図のスタ
ック37のデプリーションFET46に機能的に対応する。

次に、第３図のブロック21からとった代表的なセンス・
アンプ96の構造及び機能を説明する。センス・アンプ96
は第８図の回路図に描いてあるが、それはブロック21に
ある８個の大体同一のセンス・アンプのうちの１つであ
る。センス・アンプ96は第４図からくるビット線０の状
態と第７図からくる基準線０の基準状態とを比較してビ
ット線０のために選ばれたナンド・スタックのビット内
容を決定する。

センス・アンプ回路96を概略分析すると、それは電流セ
ンス・アンプ・セグメント97,98,電源セグメント95,定
電流源セグメント99,101,及び差動アンプ・セグメント1
02を含み、それらは差動センス動作を行うように対称に
配置される。それらは対称であるから、その片方のみを
特に詳細に説明するだけでよい。

出力線103,104に対する差動アンプ・セグメント102から
の出力信号が反対方向に遷移すると、電圧増幅セグメン
ト106は差動アンプ・セグメント102からの出力線103,10
4の信号を受信して、バイアス電圧を除去し、差異を増
幅し、107と指定したデータ線データ０に出力を発生す
る。出力線データ０の信号レベルは夫々バイナリ“0"か
バイナリ“1"に対応する大きさが０ボルトか又はV_DDボ
ルトである。センス・アンプ96の各セグメントを以下ひ
き続き説明する。

FET171,172,173,174及び176は定電流源99,101の共通FET
108をバイアスするに適切に安定した電源セグメント95
を形成するように構成される。電源セグメント95の出力
線VGENからの出力は線V_DDの電源のフラツキにほとんど
感応しない。そのため、セグメント99,101から発生した
基準電流も又V_DD電圧のフラツキから絶縁される。この
実施例においては、単一の電源セグメント95がブロック
21（第３図）の８個のセンス・アンプ96全部のバイアス
に使用され、共通の線VGENに公称８ボルトを夫々供給す
る。

出力線VGENの安定な電圧は定電流源99,101の形成に使用
される。この実施例によると、共通ノード118がバイア
スFET108によって約3.2ボルトに保持されているとき
に、等価デプリーションFET109,111はノード112に約３
マイクロアンペアの電流を供給し、等価デプリーション
FET123,125はノード119にも約３マイクロアンペアの電
流を供給する。FET109,111,123及び125はROMセルFET32
（第４図）の寸法に同一又は類似の寸法を持つ多重FET
によって形成されるのが好ましい。もし、それらに構造
的類似性があると、処理のバリエション又は変動は定電
流源セグメント99,101にROMセルFETと同一範囲の影響を
及ぼすであろう。この実施例においては、等価FET109,1
23は夫々ノード130及び122に共通なすべてのゲート電極
を持つ５個の直列接続デプリーションFETによって夫々
形成される。等価FET111,125は構造的には夫々ノード11
2及び119に共通なゲート電極を持つ４個の直列接続デプ
リーションFETによって形成される。

電流センス・アンプ・セグメント97はFET113,114,116及
び121によって構成される。FET113,114及び116は第４図
のFET62,63及び64に夫々構造的且つ機能的に等しくなる
ように選ばれ、処理される。このような配置はセンス線
117が先に指定したプリチャージ・レベルの約1.8ボルト
の上限にFET113,114及び116によってクランプされるだ
ろうということを保証するものである。従って、アドレ
ス時においては、メモリー・アレイ10（第３図）の33
（第４図）のようなビット・ノードのプリチャージ電圧
は第８図のセンス線117のプリチャージの振幅に大体等
しいであろう。

もし、第４図の配置におけるビット・ノード33がナンド
・スタックを通して放電を受けないなら、第８図のセン
ス線117とビット・ノード33との間の電圧バランスはノ
ード112の電圧が基準側のノード122の電圧より高いまま
に維持されるということを保証するであろう。他方、も
しノード33が放電を受けたなら、それら間の相対的な電
位差により、ノード112からビット線０を介してノード3
3に電流が流れるであろう。そのような後者の場合、定
電流源セグメント99からの電流のシンキングはノード11
2の電位を差動アンプ・セグメント104の反対側に接続さ
れているノード122の電位以下に下げるであろう。

上記の動作を達成するために、FET121はFET116より低い
しきい値電圧を持つように作られ、両FETのゲート電極
はノード135に接続される。故に、パス・トランジスタ1
21のゲート電極はセンス線117の電位に反比例してバイ
アスされる。これらの関係によって、実際に、センス線
117の電位が下方に下げられたとき、例えば、選択され
たナンド・スタックを通して導通路が形成されることに
よってその電位が下げられたときに、FET121が最初に可
能化される。FET121がターン・オンしたときに、ノード
112はセンス線117に接続される。この実施例のノード11
2における２つの動作電圧の両端は1.8ボルト及び３ボル
トの範囲にある。

注意深く観察すると、定電流源セグメント99と101とは
ある関係で差があるということがわかる。差動アンプ・
セグメント102からのノード112は下の等価FET111に接続
されるが、差動アンプ（増幅）セグメント102からの対
応するノード122は上の等価FET123に接続される。この
配列がノード122に約2.5ボルトの固定した偏差を作り出
して、差動アンプ102の一方の側のしきい値を他の側に
供給される電圧遷移の両端間の大体中央に設定するであ
ろう。

電圧アンプ（増幅）セグメント106は差動アンプ（増
幅）セグメント102からの差動出力電圧を増幅し、ノン
・ゼロ（non−zero）レベルを取除いて、データ０線107
にバッファード（緩衡された）出力を供給する。電圧増
幅セグメント106のFETの配置及び動作は比較的普通のも
のであり、従って更に詳述する必要はない。

第３図に描いてある複合（composite）ROMシステム11を
構成する各種要素を再び見ると、可変速度駆動ブロック
23がまだ説明されていないということがわかる。センス
・アンプ・ブロック21でもそうであったように、データ
線の数に対応する８個の個々のドライバ（駆動）ブロッ
ク23がある。

可変速度ドライバ23を構成する回路の構造及び動作を特
徴づける多数の独特な設計的特徴についてのある認識を
得るために、まず複合ROMシステム11のための基本的ア
クセス及びスイッチング時間が相当短いということを認
めるべきである。不幸にも、データ出力線の信号の立上
り及び立下り遷移が高速であるということは必ずしも意
図する応用によっては利益でもなく、矛盾がないわけで
はない。その上、変動するインタフェースの限界を補償
するよう異なる回路設計を開発するためには有効ではな
い。

そのように拘束がそらされるのを克服するために、複合
ROMシステム11は第９図のマスク・プログラマブル可変
速度駆動回路124を使用することによって、公称3:1の範
囲で出力電圧の立上り及び立下り両時間の調節を行う。
この実施例によると、回路の速度の変化はドライバ124
の２つのFETの動作モードを変化するようROMマスクの適
当なパターンを使用して行われるデプリーション注入動
作を通してプログラムされる。そのようにしてROMデー
タとドライバの速度のROMへの挿入は同時に行われる。

第９図はマスク・プログラマブル可変速度ドライバ124
の実施例を例示する。ドライバ124に対する入力信号は1
07と指定されたセンス・アンプ96（第８図）からの線デ
ータ０に現われるが、その出力信号はデータ出力線０に
供給される。線126に現われたチップ・エネーブル信号
はFET127,128で使用され、夫々のノード129,131が設置
されてディセーブルされたときに、それがデータ出力線
０に感知されるような３状態ディセーブル・モードを実
行するよう複合ROMシステム11で利用される。

遷移速度のプログラミングはFET132及び133を露出する
か又はマスクしてデプリーション注入することによって
行われる。それは、普通、デプリーション形装置を表示
する位置には点線を使用して第９図に略図的に表わして
ある。FETがデプリーション注入を受けた場合には遷移
速度は高速のままである。他方、FET132,133がエンハン
スメント・モード装置のままであると、出力電圧の立上
り及び立下り速度は約３の倍数だけ遅くなる。それらが
達成されるのを理解するために、第９図及びデータ線10
7の歩進状入力信号について、夫々第10図、第11図、第1
2図及び第13図に表わしてある普遍化された出力波形を
参照することにする。

FET132,133のゲート電極はFET134,136及び137によって
形成された直列配列分圧器に置かれているノードVXに接
続されているということに注目しよう。その分圧器によ
ると、ノードVXの電圧は約２つのFETしきい値（約1.2ボ
ルト）に等しい。故に、FET132,133は夫々のソース・ノ
ード129,131が0.6ボルトに達したときに、それらFETが
エンハンスメント・モード装置の場合にはカット・オフ
され、それらがデプリーション注入を受けた場合には決
してカット・オフされないであろう。回路138,139,141,
142及び143の他のデプリーションFETは負荷要素として
従来方式で配置される。

第１の動作的配列として、FET132,133が製造中にデプリ
ーション注入を受けなかった場合の状況を考えると、FE
T132,133はエンハンスメント・モード装置として残る。
それらは第10図及び第11図の立上り及び立下り波形に相
当する。線107の信号の０ボルトから５ボルトへの立上
りはFET138,146の作用によって、ノード144においては
反転される。ノード144の電圧が降下することによっ
て、FET147はカット・オフされ、FET139,141,132を介し
て容量ノード129の充電を開始する。しかし、時間t₁に
おいては、FET132もカット・オフされ、小さなFET139を
通して電流がわずか供給されるためにノード129の充電
速度は制限されるということに注目しよう。出力側のFE
T148は容量ノード129の電圧の立上り速度に従って上昇
する。第10図は30ナノ秒の範囲の代表的立上り時間を表
わす。

第11図にデータ出力線０のために描いた立下り時間につ
いても同様なシーケンスが発生する。しかし、その場
合、その後に続く時間t₁において、FET149がFET133と共
にターン・オフされた際の容量性ノード131の影響が出
力FET151に作用する。

FET132,133がROMのプログラムの際にデプリーション注
入を受けた場合には、どちらもカット・オフ状態に達成
しない。故に、容量性ノード129,131は最高速度で電圧V
_DDまで増加し、約10ナノ秒の立上り又は立下り時間で出
力信号をドライブする。それらデプリーション・モード
の際の信号は第12図及び第13図のプロットに表わす。

第３図に表わすような複合ROMシステム11全体を考察す
るに、それは疑いなく、第４図の回路図に表わすＸ−AN
D−OR構造はこの発明の基本的教示から離れることなく
この発明の目的を満足するように多くの方法で変更する
ことができるということがわかるであろう。例えば、も
しアクセス速度が特に重要であれば、第14図に表わした
変更の利点を評価するべきである。第14図の回路による
と、その複合ROMシステムは列／設置選択セグメント29
に物理的に接近して補足的プリチャージ・セグメント15
2を追加するように変更された。この補足の回路は、C₀
及びC₁又はC₁及びC₀のような隣り合う列を直接連続して
アドレス信号が選択したときに容量性仮想接地ノード3
9,41の急息なプリチャージを保証する。もし、補足のプ
リチャージがなかった場合には、仮想接地ノード39,41
の性質の延長から、メモリー・アレイ・ユニット12（第
３図）の各列の上からくるプリチャージに関連する遅延
を招くであろう。

補足のプリチャージ・セグメント152とプリチャージ・
セグメント28（第４図）との類似性は第14図のFET153,1
54,156,157,158,159,161と第４図のそれらに夫々対応す
る状態にあるFET62,63,64,66,67又は69,163,94との配列
を比較することによって可視的に感知することができ
る。列／接地選択線C₂によってドライブされるFET162は
線C₁に関連する仮想接地ノード41がC₀又はC₂どちらかの
選択サイクルの後に適切にプリチャージされるというこ
とを保証する。再び、プリチャージ線VCPLは1.8ボルト
公称電位に固定される。第４図のプリチャージ・セグメ
ント28の電流導通容量を増加するために第14図の補足の
プリチャージ・セグメント152を追加するように選択す
ると、それは第４図のFET47のような仮想接地選択FETの
電流シンキング容量によって大きく影響される。もし、
プリチャージ・セグメント28の電流導通容量が増加され
るべきであった場合、47のようなFET及びすべての関係
する導通相互接続の大きさ又は寸法は増加しなければな
らなかったであろう。しかし、この変更形式がメモリー
・アレイ・ユニット12（第３図）の各列の39のようなノ
ードの容量を更に増加するであろう。対照的に、第14図
の補足のプリチャージ・セグメント152は他の残りの回
路を変更することなく仮想接地ノードに対してプリチャ
ージを供給する。

第15図は集積回路としてのメモリー・アレイ10（第３
図）の一部分を製造するに使用されるマスク・パータン
を模式的に描いたものである。第４図に表わす回路と第
15図の物理的構成とを比較すると、それはＸ−アンド−
オア・アレイ製造から高密度が得られるということがわ
かるであろう。第15図の実施例のように、n⁺ソース／ド
レイン（S/D）拡散領域164及び電気絶縁する酸化領域16
6はその図では縦に延びている。第１の導電層の行及び
ビット線を形成するポリ・ゲート電極領域167は水平に
延びている。ICの第２の導電層に形成される金属ビット
及び仮想接地線領域168は、それも又その図では縦に延
びている。１つが169であるような相互接続はS/D拡散と
金属の第２の導電層線との間の導通バイアスを形成す
る。交差斜線領域は夫々のROMセルFET32（第４図）の相
対的位置を指示する。ROMセルFETはポリ行領域167と拡
散領域164との各交点に存在するということがわかると
いうことは疑いないのであろう。縦方向の金属線領域16
8の回数が縦方向のS/D拡散領域164と比較して少ないと
いうことは個有的に寸法が大きくなり、チップ面積の有
効利用には一般的でない。

フロントページの続き (56)参考文献 ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，ｖｏ ｌ．22，Ｎｏ．８Ｂ，Ｊａｎｕａｒｙ 1980，Ｊ．Ｄ．Ｚｂｒｏｚｅｋ：“ＤＥＮ ＳＥ ＲＥＡＤ ＯＮＬＹ ＳＴＯＲＡＧ Ｅ”，Ｐ．3769〜3770

Claims (1)

【特許請求の範囲】
1. 【請求項１】直列接続されたメモリーセル（32）を複数
   列に配列したメモリー・スタックからなるメモリー装置
   であって、 第１列から第ｎ列まで、第（ｎ＋１）列から第2n列ま
   で、第（2n＋１）列から第3n列までのごとくｎ（偶数
   値）列毎に、その第１の端部において共通に接続される
   ようになすとともに、第（n/2＋１）列から第（3n/2）
   列まで、第（3n/2＋１）列から第（5n/2）列まで、第
   （5n/2＋１）列から第（7n/2）までのごとくｎ列毎に、
   その第２の端部において共通に接続されるようになした
   メモリー・スタック（34、36、37、38・・・）と 前記第１の端部における各々の接続ノードを個別に選択
   する複数の第１の端部における選択手段（47、48・・
   ・）と、 前記第２の端部における各々の接続ノードを個別に選択
   する複数の第２の端部における選択手段（72、73・・
   ・）と、 前記第１の端部における選択手段と前記第２の端部にお
   ける選択手段によって選択されたn/2列のメモリー・ス
   タックのうち、任意の一列のメモリー・スタックを選択
   するバンク選択手段（B₀,B₁）と、 前記選択手段と前記バンク選択手段により選択された前
   記一列のメモリー・スタックの導電性の確認を行うよう
   になしたセンス・アンプ手段と、 前記センス・アンプ手段の出力信号の遷移速度を変化さ
   せることにより、前記読出専用メモリのアクセス時間及
   びスイッチング速度を前記メモリー・セルのプロクラミ
   ングと同時に設定可能とするプログラマブル駆動手段
   （124）と、からなる読出専用メモリー。