JPH05275657A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05275657A JPH05275657A JP6827292A JP6827292A JPH05275657A JP H05275657 A JPH05275657 A JP H05275657A JP 6827292 A JP6827292 A JP 6827292A JP 6827292 A JP6827292 A JP 6827292A JP H05275657 A JPH05275657 A JP H05275657A
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- memory
- matrix
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】複数種のメモリマトリクスを有する半導体記憶
装置の高集積回路化。 【構成】ビットライン、ローラインのうちの少なくとも
一方を互いに同配列に並べて隣接配置した異種のメモリ
マトリクスと、これらメモリマトリクスのビットライン
を選択するカラムデコーダと、前記メモリマトリクスの
ローラインを選択するローデコーダとを具備したことを
特徴とする。
装置の高集積回路化。 【構成】ビットライン、ローラインのうちの少なくとも
一方を互いに同配列に並べて隣接配置した異種のメモリ
マトリクスと、これらメモリマトリクスのビットライン
を選択するカラムデコーダと、前記メモリマトリクスの
ローラインを選択するローデコーダとを具備したことを
特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、メモリセルがマトリク
ス状に配置されてなるメモリマトリクスを複数有した半
導体記憶装置に関する。
ス状に配置されてなるメモリマトリクスを複数有した半
導体記憶装置に関する。
【０００２】
【従来の技術】一般に、構造とか動作の異なった少なく
とも２種類の記憶装置（メモリマトリクス）を同一半導
体基板上に形成する場合、上記各メモリマトリクスは、
半導体基板上における各々独立した場所に離れて配置さ
れる。ここで上記各メモリマトリクスは、それぞれメモ
リセルが規則的にＸ方向、Ｙ方向、またはある規則性を
もって等間隔で配列され、かつ前記メモリセルが前記ロ
ーライン、ビットラインに接続された記憶回路網であ
る。また前記メモリセルは、半導体基板表面に形成され
た拡散層、この拡散層に隣接して半導体基板表面に形成
された絶縁膜、導電性電極が順次積層された構成要素を
持つ記憶単位のことである。
とも２種類の記憶装置（メモリマトリクス）を同一半導
体基板上に形成する場合、上記各メモリマトリクスは、
半導体基板上における各々独立した場所に離れて配置さ
れる。ここで上記各メモリマトリクスは、それぞれメモ
リセルが規則的にＸ方向、Ｙ方向、またはある規則性を
もって等間隔で配列され、かつ前記メモリセルが前記ロ
ーライン、ビットラインに接続された記憶回路網であ
る。また前記メモリセルは、半導体基板表面に形成され
た拡散層、この拡散層に隣接して半導体基板表面に形成
された絶縁膜、導電性電極が順次積層された構成要素を
持つ記憶単位のことである。
【０００３】しかし上記したように、従来の異種のメモ
リマトリクスは、それぞれ独立したものであり、またそ
れぞれ別々のレイアウトであって、これらメモリマトリ
クス相互間の配置場所についても、考慮が払われていな
い傾向にある。この様な場合、メモリマトリクスあるい
は各メモリマトリクス間に、スペースの無駄が生じた
り、冗長的な回路が存在するなどで、高集積化の妨げと
なるものである。
リマトリクスは、それぞれ独立したものであり、またそ
れぞれ別々のレイアウトであって、これらメモリマトリ
クス相互間の配置場所についても、考慮が払われていな
い傾向にある。この様な場合、メモリマトリクスあるい
は各メモリマトリクス間に、スペースの無駄が生じた
り、冗長的な回路が存在するなどで、高集積化の妨げと
なるものである。
【０００４】
【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、最近の多種多様化する記憶装置
を、同一半導体基板上に高密度で集積回路化できる半導
体記憶装置を提供することを目的としている。
みてなされたもので、最近の多種多様化する記憶装置
を、同一半導体基板上に高密度で集積回路化できる半導
体記憶装置を提供することを目的としている。
【０００５】
【課題を解決するための手段と作用】本発明は、互いに
異種となるメモリマトリクスを近接配置すると共に、ビ
ットラインおよびまたはローラインをデコーダで共通駆
動することにより、上記スペース的、使用回路的な無駄
をなくし、上記目的を達成するものである。
異種となるメモリマトリクスを近接配置すると共に、ビ
ットラインおよびまたはローラインをデコーダで共通駆
動することにより、上記スペース的、使用回路的な無駄
をなくし、上記目的を達成するものである。
【０００６】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は同実施例のパターン・レイアウトであり、上
記異種のメモリマトリクスを、ＥＥＰＲＯＭ（略してＥ
2 ＰＲＯＭ：電気的に消去可能な書き替え可能ＲＯＭ）
セルマトリクス１とフラッシュＥＥＰＲＯＭ（Ｆｌａｓ
ｈ Ｅ2 ＰＲＯＭ：電気的に一括消去可能な書き替え可
能ＲＯＭ）セルマトリクス２とし、これらを同一メモリ
セルマトリクス内に、ビットラインを対向させるように
して集積回路化したものである。ＥＥＰＲＯＭカラムデ
コーダ３ａは、セルマトリクス１のドレイン（ビット）
ラインを選択し、ローデコーダ４ａは、セルマトリクス
１のローラインを選択する。
る。図１は同実施例のパターン・レイアウトであり、上
記異種のメモリマトリクスを、ＥＥＰＲＯＭ（略してＥ
2 ＰＲＯＭ：電気的に消去可能な書き替え可能ＲＯＭ）
セルマトリクス１とフラッシュＥＥＰＲＯＭ（Ｆｌａｓ
ｈ Ｅ2 ＰＲＯＭ：電気的に一括消去可能な書き替え可
能ＲＯＭ）セルマトリクス２とし、これらを同一メモリ
セルマトリクス内に、ビットラインを対向させるように
して集積回路化したものである。ＥＥＰＲＯＭカラムデ
コーダ３ａは、セルマトリクス１のドレイン（ビット）
ラインを選択し、ローデコーダ４ａは、セルマトリクス
１のローラインを選択する。
【０００７】フラッシュＥＥＰＲＯＭカラムデコーダ３
ｂは、セルマトリクス２のドレイン（ビット）ラインを
選択し、ローデコーダ４ｂは、セルマトリクス２のロー
ラインを選択する。半導体チップ５には、周辺ロジック
６などが設けられている。勿論ローデコーダ３ａ、３ｂ
は、これらをまとめたローデコーダ４とし、該デコーダ
４で、セルマトリクス１または２のローラインをそれぞ
れ選択するようにしてもよい。
ｂは、セルマトリクス２のドレイン（ビット）ラインを
選択し、ローデコーダ４ｂは、セルマトリクス２のロー
ラインを選択する。半導体チップ５には、周辺ロジック
６などが設けられている。勿論ローデコーダ３ａ、３ｂ
は、これらをまとめたローデコーダ４とし、該デコーダ
４で、セルマトリクス１または２のローラインをそれぞ
れ選択するようにしてもよい。
【０００８】図２は、図１のマトリクス１内の１つのメ
モリセルを示し、図２（ａ）はそのパターン平面図、図
２（ｂ）は図２（ａ）のＢ−Ｂ線に沿う断面図、図２
（ｃ）は図２（ａ）のＣ−Ｃ線に沿う断面図である。こ
こで１１はドレイン、１２は能動素子領域、１３は選択
ゲート電極、１４は浮遊ゲート電極、１５はトンネル酸
化膜、１６は制御ゲート電極、１７はソース、１８はＰ
型基板、１９はフィールド酸化膜、２０はゲート酸化
膜、２１は浮遊ゲートと制御ゲート間絶縁膜、２２はＮ
型拡散層である。２３はデータ保持部のトランジスタを
構成し、２４はデータをビットラインに出力するトラン
スファゲート部のトランジスタを構成している。つまり
このＥＥＰＲＯＭセルは、構造的には２トランジスタ／
セルで構成されている。
モリセルを示し、図２（ａ）はそのパターン平面図、図
２（ｂ）は図２（ａ）のＢ−Ｂ線に沿う断面図、図２
（ｃ）は図２（ａ）のＣ−Ｃ線に沿う断面図である。こ
こで１１はドレイン、１２は能動素子領域、１３は選択
ゲート電極、１４は浮遊ゲート電極、１５はトンネル酸
化膜、１６は制御ゲート電極、１７はソース、１８はＰ
型基板、１９はフィールド酸化膜、２０はゲート酸化
膜、２１は浮遊ゲートと制御ゲート間絶縁膜、２２はＮ
型拡散層である。２３はデータ保持部のトランジスタを
構成し、２４はデータをビットラインに出力するトラン
スファゲート部のトランジスタを構成している。つまり
このＥＥＰＲＯＭセルは、構造的には２トランジスタ／
セルで構成されている。
【０００９】図３は、図１のセルマトリクス２内の１つ
のメモリセルを示し、図３（ａ）はそのパターン平面
図、図３（ｂ）は図３（ａ）のＢ−Ｂ線に沿う断面図、
図３（ｃ）は図３（ａ）のＣ−Ｃ線に沿う断面図であ
る。ここで図２のものと対応する箇所には、同一符号を
付してある。２５はセルトランジスタを示す。この図３
に示すフラッシュＥＥＰＲＯＭセルは、構造的には１ト
ランジスタ／セルで構成されている。
のメモリセルを示し、図３（ａ）はそのパターン平面
図、図３（ｂ）は図３（ａ）のＢ−Ｂ線に沿う断面図、
図３（ｃ）は図３（ａ）のＣ−Ｃ線に沿う断面図であ
る。ここで図２のものと対応する箇所には、同一符号を
付してある。２５はセルトランジスタを示す。この図３
に示すフラッシュＥＥＰＲＯＭセルは、構造的には１ト
ランジスタ／セルで構成されている。
【００１０】図４は、ＥＥＰＲＯＭおよびフラッシュＥ
ＥＰＲＯＭの動作時のバイアス例を示す図表である。こ
こでＥＥＰＲＯＭは、電子注入（ＥＲＡＳＥ）、電子引
き抜き（ＷＲＩＴＥ）ともに、ファウラーノルトハイム
・トンネル（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネ
ル、略してＦＮトンネル）作用を利用して電荷転送を行
う。一方、フラッシュＥＥＰＲＯＭは、電子注入（ＷＲ
ＩＴＥ）時にチャネルホットエレクトロン、電子引き抜
き（ＥＲＡＳＥ）時はＦＮトンネル作用を利用してい
る。図４において、ＶＤはドレイン電圧、ＶＳＧは選択
ゲート電圧、ＶＣＧは制御ゲート電圧、ＶＳはソース電
圧である。
ＥＰＲＯＭの動作時のバイアス例を示す図表である。こ
こでＥＥＰＲＯＭは、電子注入（ＥＲＡＳＥ）、電子引
き抜き（ＷＲＩＴＥ）ともに、ファウラーノルトハイム
・トンネル（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネ
ル、略してＦＮトンネル）作用を利用して電荷転送を行
う。一方、フラッシュＥＥＰＲＯＭは、電子注入（ＷＲ
ＩＴＥ）時にチャネルホットエレクトロン、電子引き抜
き（ＥＲＡＳＥ）時はＦＮトンネル作用を利用してい
る。図４において、ＶＤはドレイン電圧、ＶＳＧは選択
ゲート電圧、ＶＣＧは制御ゲート電圧、ＶＳはソース電
圧である。
【００１１】またここでは、ＶＰＰ１＝１８Ｖ、ＶＰＰ
２＝１２．５Ｖ、ＶＰＰ３＝−１０Ｖ、ＶＰＰ４＝７Ｖ
としている。またここではフラッシュＥＥＰＲＯＭのＥ
ＲＡＳＥ時に、ＶＣＧ＝−１０Ｖ、ＶＳ＝５Ｖを掛け、
電荷を浮遊ゲートから引き抜こうとしているが、ソース
耐圧により、ＶＣＧ＝０Ｖ、ＶＳ＝１２．５Ｖという関
係で、電荷を引き抜くことも可能である。
２＝１２．５Ｖ、ＶＰＰ３＝−１０Ｖ、ＶＰＰ４＝７Ｖ
としている。またここではフラッシュＥＥＰＲＯＭのＥ
ＲＡＳＥ時に、ＶＣＧ＝−１０Ｖ、ＶＳ＝５Ｖを掛け、
電荷を浮遊ゲートから引き抜こうとしているが、ソース
耐圧により、ＶＣＧ＝０Ｖ、ＶＳ＝１２．５Ｖという関
係で、電荷を引き抜くことも可能である。
【００１２】図５に、図１〜図３を用いた本発明の実施
例の回路図を示す。ここで３１はＥＥＰＲＯＭセルマト
リクス領域、３２はフラッシュＥＥＰＲＯＭセルマトリ
クス領域である。Ｃ１〜Ｃ３とＣ１´〜Ｃ３´はそれぞ
れ対応するドレイン（ビット）ライン、Ｒ１〜Ｒ６はロ
ーラインである。ドレインラインＣ１〜Ｃ３とＣ１´〜
Ｃ３´間は、マトリクス３１、３２の相互のドレイン耐
圧の違いから、これらマトリクス間でそれぞれ開放（切
断）状態となっている。ＶＤ１〜ＶＤ３はカラムデコー
ダ３ａ側からのドレイン電圧、ＶＤ１´〜ＶＤ３´はカ
ラムデコーダ３ｂ側からのドレイン電圧、ＶＳ１〜ＶＳ
４はソース電圧である。
例の回路図を示す。ここで３１はＥＥＰＲＯＭセルマト
リクス領域、３２はフラッシュＥＥＰＲＯＭセルマトリ
クス領域である。Ｃ１〜Ｃ３とＣ１´〜Ｃ３´はそれぞ
れ対応するドレイン（ビット）ライン、Ｒ１〜Ｒ６はロ
ーラインである。ドレインラインＣ１〜Ｃ３とＣ１´〜
Ｃ３´間は、マトリクス３１、３２の相互のドレイン耐
圧の違いから、これらマトリクス間でそれぞれ開放（切
断）状態となっている。ＶＤ１〜ＶＤ３はカラムデコー
ダ３ａ側からのドレイン電圧、ＶＤ１´〜ＶＤ３´はカ
ラムデコーダ３ｂ側からのドレイン電圧、ＶＳ１〜ＶＳ
４はソース電圧である。
【００１３】ここでマトリクス３１のセル３３（ライン
Ｃ２、Ｒ２の交点のセル）を例にとり、そのプログラム
を行う場合を、適宜図４をも参照して説明する。まず、
ラインＲ２の選択トランジスタ２４をオンさせ、制御ゲ
ート電圧ＶＣＧをＶＰＰ１＝１６Ｖに上げ、接地された
ドレインラインＣ２から電子を、浮遊ゲート１４に注入
する。このときトランジスタ２３の閾値電圧は６Ｖにな
る。尚この時、ローラインＲ２とカラムラインＣ１〜Ｃ
３との交点のセルは、すべて消去（ＥＲＡＳＥ）状態と
なる。
Ｃ２、Ｒ２の交点のセル）を例にとり、そのプログラム
を行う場合を、適宜図４をも参照して説明する。まず、
ラインＲ２の選択トランジスタ２４をオンさせ、制御ゲ
ート電圧ＶＣＧをＶＰＰ１＝１６Ｖに上げ、接地された
ドレインラインＣ２から電子を、浮遊ゲート１４に注入
する。このときトランジスタ２３の閾値電圧は６Ｖにな
る。尚この時、ローラインＲ２とカラムラインＣ１〜Ｃ
３との交点のセルは、すべて消去（ＥＲＡＳＥ）状態と
なる。
【００１４】次に、ドレインラインＣ２をＶＰＰ１＝１
６Ｖに上げ、選択トランジスタ２４をオンさせ、制御ゲ
ート１６を接地することで、浮遊ゲート１４からドレイ
ンラインＣ２に電子が抜け、トランジスタ２３の閾値電
圧は−４Ｖになる。これでトランジスタ２３にプログラ
ムがなされたことになる。このとき、ドレインラインＣ
１〜Ｃ３とＣ１´〜Ｃ３´との間は、中間で切断されて
いるので、フラッシュマトリクス３２側には、何の影響
も与えられない。
６Ｖに上げ、選択トランジスタ２４をオンさせ、制御ゲ
ート１６を接地することで、浮遊ゲート１４からドレイ
ンラインＣ２に電子が抜け、トランジスタ２３の閾値電
圧は−４Ｖになる。これでトランジスタ２３にプログラ
ムがなされたことになる。このとき、ドレインラインＣ
１〜Ｃ３とＣ１´〜Ｃ３´との間は、中間で切断されて
いるので、フラッシュマトリクス３２側には、何の影響
も与えられない。
【００１５】またセル３３についての読み出しは、ドレ
インラインＣ２に１Ｖ、選択ゲート２４のＲ２にＶＣＣ
＝５Ｖ、制御ゲート１６に０Ｖを印加し、トランジスタ
２３にセル電流を流すことで、セル３３はプログラムさ
れていることを認識するものである。
インラインＣ２に１Ｖ、選択ゲート２４のＲ２にＶＣＣ
＝５Ｖ、制御ゲート１６に０Ｖを印加し、トランジスタ
２３にセル電流を流すことで、セル３３はプログラムさ
れていることを認識するものである。
【００１６】次にフラッシュマトリクス３２側のメモリ
セル例えば３４をプログラムする場合を説明する。まず
マトリクス３２の一括消去を行うには、ソースラインの
電圧ＶＳ３、ＶＳ４として５Ｖを印加し、ローラインＲ
４〜Ｒ６から各セルの制御ゲートにＶＰＰ３＝−１０Ｖ
を印加する。このときドレインラインＣ１´〜Ｃ３´は
開放（ｏｐｅｎ）状態にする。その結果、一括消去が行
われ、ラインＣ１´〜Ｃ３´とＲ４〜Ｒ６との交点に位
置するすべてのトランジスタ２５の閾値電圧は＋２Ｖに
なる。
セル例えば３４をプログラムする場合を説明する。まず
マトリクス３２の一括消去を行うには、ソースラインの
電圧ＶＳ３、ＶＳ４として５Ｖを印加し、ローラインＲ
４〜Ｒ６から各セルの制御ゲートにＶＰＰ３＝−１０Ｖ
を印加する。このときドレインラインＣ１´〜Ｃ３´は
開放（ｏｐｅｎ）状態にする。その結果、一括消去が行
われ、ラインＣ１´〜Ｃ３´とＲ４〜Ｒ６との交点に位
置するすべてのトランジスタ２５の閾値電圧は＋２Ｖに
なる。
【００１７】次に、書き込み（ＷＲＩＴＥ）を行うに
は、カラムラインＣ２のドレイン電圧ＶＤ２´＝７Ｖに
し、ソース電圧ＶＳ３、ＶＳ４を接地電位に、ローライ
ンＲ５の制御ゲート電圧をＶＰＰ２＝１２．５Ｖにする
ことで、セルトランジスタ２５のチャネルにホットキャ
リアが生成され、該トランジスタのチャネル領域から浮
遊ゲート１４に、電子が注入される。この書き込みで、
トランジスタ２５の閾値電圧は７Ｖになる。
は、カラムラインＣ２のドレイン電圧ＶＤ２´＝７Ｖに
し、ソース電圧ＶＳ３、ＶＳ４を接地電位に、ローライ
ンＲ５の制御ゲート電圧をＶＰＰ２＝１２．５Ｖにする
ことで、セルトランジスタ２５のチャネルにホットキャ
リアが生成され、該トランジスタのチャネル領域から浮
遊ゲート１４に、電子が注入される。この書き込みで、
トランジスタ２５の閾値電圧は７Ｖになる。
【００１８】またマトリクス３２のセル３４についての
読み出しは、ドレインラインＣ２に１Ｖ、ローラインＲ
５の制御ゲートにＶＣＣ＝５Ｖ、ソースラインの電圧Ｖ
Ｓ３を接地電位として行われる。上記電子注入により、
トランジスタ２５はオフしているので、該トランジスタ
にセル電流は流れない。この様にマトリクス３２の書き
替えを行っても、マトリクス３１、３２間のドレインラ
インは切断されているので、マトリクス３１側への影響
はないものである。
読み出しは、ドレインラインＣ２に１Ｖ、ローラインＲ
５の制御ゲートにＶＣＣ＝５Ｖ、ソースラインの電圧Ｖ
Ｓ３を接地電位として行われる。上記電子注入により、
トランジスタ２５はオフしているので、該トランジスタ
にセル電流は流れない。この様にマトリクス３２の書き
替えを行っても、マトリクス３１、３２間のドレインラ
インは切断されているので、マトリクス３１側への影響
はないものである。
【００１９】図６は、本発明の他の実施例のパターンレ
イアウト例、図７は、図６の要部の詳細回路例である。
本実施例は、前実施例と概略対応するので、対応箇所に
は同一符号を用いる。図６の実施例の特徴は、カラムデ
コーダ３をマトリクス１，２で共通使用するようにし、
図１のカラムデコーダ３ｂを省略した形にしたことであ
る。図７の回路の特徴は、ＥＥＰＲＯＭマトリクス１と
フラッシュマトリクス２との間のドレインラインＣ１〜
Ｃ３にそれぞれデプレッショントランジスタ４１〜４３
を挿入したことである。
イアウト例、図７は、図６の要部の詳細回路例である。
本実施例は、前実施例と概略対応するので、対応箇所に
は同一符号を用いる。図６の実施例の特徴は、カラムデ
コーダ３をマトリクス１，２で共通使用するようにし、
図１のカラムデコーダ３ｂを省略した形にしたことであ
る。図７の回路の特徴は、ＥＥＰＲＯＭマトリクス１と
フラッシュマトリクス２との間のドレインラインＣ１〜
Ｃ３にそれぞれデプレッショントランジスタ４１〜４３
を挿入したことである。
【００２０】図７のマトリクス３１のプログラム動作
は、図５の場合と同様である。但しこの場合、トランジ
スタ４１〜４３のゲート電圧ＲＸ＝０Ｖとしておき、デ
プレッショントランジスタ４１〜４３のバックゲート効
果を大として、マトリクス３２に対し、デコーダ３のド
レインライン電圧ＶＤ１〜ＶＤ３が、実質的にマトリク
ス３２に伝わらないようにする。フラッシュマトリクス
３２の一括消去動作は、同様にして図５の場合と同じで
ある。
は、図５の場合と同様である。但しこの場合、トランジ
スタ４１〜４３のゲート電圧ＲＸ＝０Ｖとしておき、デ
プレッショントランジスタ４１〜４３のバックゲート効
果を大として、マトリクス３２に対し、デコーダ３のド
レインライン電圧ＶＤ１〜ＶＤ３が、実質的にマトリク
ス３２に伝わらないようにする。フラッシュマトリクス
３２の一括消去動作は、同様にして図５の場合と同じで
ある。
【００２１】マトリクス３２の書き込みは、ＶＤ２＝Ｒ
Ｘ＝７Ｖとし、ソース電圧ＶＳ３、ＶＳ４を接地電圧と
し、ローラインＲ５をＶＰＰ２＝１２．５Ｖとし、トラ
ンジスタ２５にチャネルホットキャリアを生成させ、浮
遊ゲート１４に電子注入することにより行うものであ
る。なお、上記ＲＸが７Ｖのときは、トランジスタ４１
〜４３のオン抵抗は小なので、ドレインラインの電圧を
良好に伝えられ、動作に支障は生じない。
Ｘ＝７Ｖとし、ソース電圧ＶＳ３、ＶＳ４を接地電圧と
し、ローラインＲ５をＶＰＰ２＝１２．５Ｖとし、トラ
ンジスタ２５にチャネルホットキャリアを生成させ、浮
遊ゲート１４に電子注入することにより行うものであ
る。なお、上記ＲＸが７Ｖのときは、トランジスタ４１
〜４３のオン抵抗は小なので、ドレインラインの電圧を
良好に伝えられ、動作に支障は生じない。
【００２２】読み出し時も、ＲＸ＝７Ｖ、ラインＲ５の
電圧を５Ｖ、ＶＤ２＝１Ｖ、ソースを接地として行う。
この場合も、上記浮遊ゲートへの電子注入で、トランジ
スタ２５はオフしているので、セル電流は流れない。
電圧を５Ｖ、ＶＤ２＝１Ｖ、ソースを接地として行う。
この場合も、上記浮遊ゲートへの電子注入で、トランジ
スタ２５はオフしているので、セル電流は流れない。
【００２３】なお、本発明は実施例のみに限られず、種
々の応用が可能である。例えば、実施例では、電圧ＲＸ
がゲートに入るトランジスタ２５をデプレッション型と
したが、これをエンハンスメント型などとしてもよく、
これにスイッチング作用させるようにしてもよい。また
本発明は、実施例のメモリに限られず、その他マスクＲ
ＯＭとＥＥＰＲＯＭ、ＲＡＭとＥＥＰＲＯＭ等、あらゆ
る記憶装置に及ぶ近接セル内のマトリクス化が、上記本
発明の手法で実現できる。また例えば、ＥＥＰＲＯＭ、
フラッシュＥＥＰＲＯＭおよびマスクＲＯＭを近接セル
マトリクス内に配置して、上記手法を施すごとく、何種
類もの記憶装置を用いるようにしてもよい。
々の応用が可能である。例えば、実施例では、電圧ＲＸ
がゲートに入るトランジスタ２５をデプレッション型と
したが、これをエンハンスメント型などとしてもよく、
これにスイッチング作用させるようにしてもよい。また
本発明は、実施例のメモリに限られず、その他マスクＲ
ＯＭとＥＥＰＲＯＭ、ＲＡＭとＥＥＰＲＯＭ等、あらゆ
る記憶装置に及ぶ近接セル内のマトリクス化が、上記本
発明の手法で実現できる。また例えば、ＥＥＰＲＯＭ、
フラッシュＥＥＰＲＯＭおよびマスクＲＯＭを近接セル
マトリクス内に配置して、上記手法を施すごとく、何種
類もの記憶装置を用いるようにしてもよい。
【００２４】
【発明の効果】以上説明したごとく本発明によれば、互
いに異種となるメモリマトリクスを近接配置すると共
に、ビットラインおよびまたはローラインをデコーダで
共通駆動することにより、上記スペース的、使用回路的
な無駄をなくすことができ、高集積化が可能となるもの
である。
いに異種となるメモリマトリクスを近接配置すると共
に、ビットラインおよびまたはローラインをデコーダで
共通駆動することにより、上記スペース的、使用回路的
な無駄をなくすことができ、高集積化が可能となるもの
である。
【図１】本発明の一実施例の概略的パターンレイアウト
図。
図。
【図２】図１のメモリセルの構成図。
【図３】図１の他のメモリセルの構成図。
【図４】図２、図３の動作説明時に用いる図表。
【図５】図１の要部回路図。
【図６】本発明の他の実施例の概略的パターンレイアウ
ト図。
ト図。
【図７】図６の要部回路図。
１、３１…ＥＥＰＲＯＭセルマトリクス、 ２、３２…フラッシュＥＥＰＲＯＭセルマトリクス、 ３、３ａ、３ｂ…カラムデコーダ、４、４ａ、４ｂ…ロ
ーデコーダ、 ５…チップ、２３、２５…メモリセル用トランジスタ、 ２４…トランスファゲート。
ーデコーダ、 ５…チップ、２３、２５…メモリセル用トランジスタ、 ２４…トランスファゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (10)
- 【請求項１】ビットライン、ローラインのうちの少なく
とも一方を互いに同配列に並べて隣接配置した異種のメ
モリマトリクスと、これらメモリマトリクスのビットラ
インを選択するカラムデコーダと、前記メモリマトリク
スのローラインを選択するローデコーダとを具備したこ
とを特徴とする半導体記憶装置。 - 【請求項２】前記メモリマトリクスは、メモリセルがＸ
方向、Ｙ方向、またはある規則性をもって等間隔で配列
され、かつ前記メモリセルが前記ローライン、ビットラ
インに接続された記憶回路網である請求項１に記載の半
導体記憶装置。 - 【請求項３】前記メモリセルは、半導体基板表面に形成
された拡散層、この拡散層に隣接して半導体基板表面に
形成された絶縁膜、導電性電極が順次積層された構成要
素を持つ記憶単位のことである請求項２に記載の半導体
記憶装置。 - 【請求項４】前記ビットラインは前記各メモリマトリク
スに共通のビットラインであり、これらビットラインを
前記カラムデコーダで選択することを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項５】前記ローデコーダは、前記メモリマトリク
スの各ローラインを選択するのに共通使用されるもので
あることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項６】前記ビットラインは前記各メモリマトリク
スに共通のビットラインであり、これらビットラインを
前記カラムデコーダで選択し、前記ローデコーダは、前
記メモリマトリクスの各ローラインを選択するのに共通
使用されるものであることを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項７】ある種のメモリマトリクスと、このメモリ
マトリクスのビットライン、ローラインを選択する第１
のカラムデコーダ、第１のローデコーダと、前記メモリ
マトリクスとは異種となるメモリマトリクスと、このメ
モリマトリクスのビットライン、ローラインを選択する
第２のカラムデコーダ、第２のローデコーダとを具備
し、前記両メモリマトリクスは、互いにビットラインど
うしを対向させるようにして近接して配置されたことを
特徴とする半導体記憶装置。 - 【請求項８】前記ビットラインは、互いに異種となるメ
モリマトリクス間で切断されている請求項７に記載の半
導体記憶装置。 - 【請求項９】前記互いに異種となるメモリマトリクスの
ビットライン間には、スイッチング素子が挿入されてい
る請求項４ないし６のいずれか１項に記載の半導体記憶
装置。 - 【請求項１０】前記互いに異種となるメモリマトリクス
のビットライン間には、一方のメモリマトリクスを機能
させるときと他方のメモリマトリクスを機能させるとき
とで、オン抵抗が異なるスイッチング素子が挿入されて
いる請求項４ないし６のいずれか１項に記載の半導体記
憶装置。
Priority Applications (2)
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|---|---|---|---|
| JP6827292A JPH05275657A (ja) | 1992-03-26 | 1992-03-26 | 半導体記憶装置 |
| US08/036,692 US5553016A (en) | 1992-03-26 | 1993-03-25 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6827292A JPH05275657A (ja) | 1992-03-26 | 1992-03-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275657A true JPH05275657A (ja) | 1993-10-22 |
Family
ID=13368961
Family Applications (1)
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|---|---|---|---|
| JP6827292A Pending JPH05275657A (ja) | 1992-03-26 | 1992-03-26 | 半導体記憶装置 |
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|---|---|
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| JP (1) | JPH05275657A (ja) |
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-
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