JPS6166571A - サイリスタ・インバ−タのゲ−トパルス制御装置 - Google Patents
サイリスタ・インバ−タのゲ−トパルス制御装置Info
- Publication number
- JPS6166571A JPS6166571A JP59188715A JP18871584A JPS6166571A JP S6166571 A JPS6166571 A JP S6166571A JP 59188715 A JP59188715 A JP 59188715A JP 18871584 A JP18871584 A JP 18871584A JP S6166571 A JPS6166571 A JP S6166571A
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- JP
- Japan
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- buffer
- output
- gate
- timer
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロコンピュータを使用した、サイリス
タ・インバータのゲートパルス制御装置に関するもので
ある。
タ・インバータのゲートパルス制御装置に関するもので
ある。
従来、マイクロコンビエータを使用したサイリスク イ
ンバータのゲートパルス制御装置は、第４図に示すよう
に、タイマー２１、マイクロコノピユータ２２、ゲート
パルス増幅器２３で構成され、マイクロコンピュータ２
２はタイマー１１の一定時間ごとの割り込み信号２１ａ
によりサンプリング制御を行ない、ゲートパターン信号
２２ａを直接マイクロプログラムによりゲートパルス増
幅器２３に出力するようにしていた。
ンバータのゲートパルス制御装置は、第４図に示すよう
に、タイマー２１、マイクロコノピユータ２２、ゲート
パルス増幅器２３で構成され、マイクロコンピュータ２
２はタイマー１１の一定時間ごとの割り込み信号２１ａ
によりサンプリング制御を行ない、ゲートパターン信号
２２ａを直接マイクロプログラムによりゲートパルス増
幅器２３に出力するようにしていた。
しかしながらＣの方式では、ゲートパルスｉ＋ＩＩｍを
高精度で行なうためには、サンプリングの時間を短くす
る必要があり、マイクロコンピュータの空き時間が短く
なるので他の制御が充分にできないという問題点があっ
た。
高精度で行なうためには、サンプリングの時間を短くす
る必要があり、マイクロコンピュータの空き時間が短く
なるので他の制御が充分にできないという問題点があっ
た。
〔問題点を解決するための手段〕
上記問題点を解決するため、本発明では、マイクロコン
ピュータによるゲートパルス制御を、簡単なハードウェ
アの付加により、サンプリング時間を）（１くすること
なく 、ｉ＋ｉ積１文のり一トバルス：ｈ制御を可能に
すると共に、タイマーの誤動作によるケー（・ハターン
の１１出力を防止したものである。
ピュータによるゲートパルス制御を、簡単なハードウェ
アの付加により、サンプリング時間を）（１くすること
なく 、ｉ＋ｉ積１文のり一トバルス：ｈ制御を可能に
すると共に、タイマーの誤動作によるケー（・ハターン
の１１出力を防止したものである。
以下、本発明を第１図に示す実施例に基づいて説明する
。図中１は本発明の第１実施例を示すブロック図であり
、２〜４は第１〜第３のラッチ付バッファ、５はゲート
パルス増幅器、６および７は第１および第２のタイマー
、８は強制パターン出力回路、９はフリップフロップに
より構成された一定時間の遅れ回路、ＩＯは強制パター
ンの出力条件の判定を行なうフリップフロップ、１１お
よび１２はオアゲート、１３〜１５はアンドゲート、１
６〜１９は反転ゲートである。
。図中１は本発明の第１実施例を示すブロック図であり
、２〜４は第１〜第３のラッチ付バッファ、５はゲート
パルス増幅器、６および７は第１および第２のタイマー
、８は強制パターン出力回路、９はフリップフロップに
より構成された一定時間の遅れ回路、ＩＯは強制パター
ンの出力条件の判定を行なうフリップフロップ、１１お
よび１２はオアゲート、１３〜１５はアンドゲート、１
６〜１９は反転ゲートである。
以下、この動作を第２図に示すタイムチャートを参照し
ながら説明する。
ながら説明する。
第１図におけるＧＰｌ、ＳＦ３はそれぞれゲートパター
ン信号、パターン強制出力信号であり、マイクロコンピ
ュータｌにより、同時に第１のラッチ付バッファ２に書
き込まれる。この第１のラッチ付バッファ２の出力ＧＰ
２．ＳＰ２は、前記の書き込みと共に出力され、次の書
き込みまでこの状態を保持する。
ン信号、パターン強制出力信号であり、マイクロコンピ
ュータｌにより、同時に第１のラッチ付バッファ２に書
き込まれる。この第１のラッチ付バッファ２の出力ＧＰ
２．ＳＰ２は、前記の書き込みと共に出力され、次の書
き込みまでこの状態を保持する。
第２のラッチ付バッファ３は、端子Ｇへの入力取り込み
信号ＬＰＩが入力されると、ＧＰ２．ＳＦ３の信号を人
力し、この内容を出力して次のＬＰ１人力まで保持を行
なう。第３のランチ付バッファ４も前記と同様に端子Ｇ
への人力取り込み信号ＬＰ２により、ゲートパターン信
号ＧＰ４がゲートパルス増幅器５へ出力される。
信号ＬＰＩが入力されると、ＧＰ２．ＳＦ３の信号を人
力し、この内容を出力して次のＬＰ１人力まで保持を行
なう。第３のランチ付バッファ４も前記と同様に端子Ｇ
への人力取り込み信号ＬＰ２により、ゲートパターン信
号ＧＰ４がゲートパルス増幅器５へ出力される。
サンプリング割り込み信号ＲＴＣは、マイクロコノピユ
ータ１のサンプリング周期を定める信号で、第１のタイ
マー６より周期内にパルスが出力される。第２のタイマ
ー７は割り込み信号ＲＴＣをゲートに人力しているので
、この信号により、計数値は初期値にリセットされ、そ
の後マイクロコノピユータで設定された設定値よりダウ
ンカウントを始めて、設定値に達した時に０７１Ｍ出力
パルスが出力される。
ータ１のサンプリング周期を定める信号で、第１のタイ
マー６より周期内にパルスが出力される。第２のタイマ
ー７は割り込み信号ＲＴＣをゲートに人力しているので
、この信号により、計数値は初期値にリセットされ、そ
の後マイクロコノピユータで設定された設定値よりダウ
ンカウントを始めて、設定値に達した時に０７１Ｍ出力
パルスが出力される。
強制パターン出力回路８が動作していない場合において
は、定常時には、第２のタイマー７の計数時間（第１の
タイマー６のＲＴ Ｃ１８号出力時点より第２のタイマ
ー７のＧＴＩＭ信号を出力するまでの時間）が、第１の
タイマー６のＲＴＣ信号出力周期より短いのであるが、
第１のタイマー６又は第２のタイマー７が、内部又は外
部要因により計数の誤動作を行ない、第２のタイマー７
の計数間が、第１のタイマー６のＲＴ Ｃ４８号出力周
期より長（なった場合には、このＲＴＣにより計数値を
初期値にリセットされているため、第２のタイマー７の
ＧＴＩＭの出力信号は出ないことになる。
は、定常時には、第２のタイマー７の計数時間（第１の
タイマー６のＲＴ Ｃ１８号出力時点より第２のタイマ
ー７のＧＴＩＭ信号を出力するまでの時間）が、第１の
タイマー６のＲＴＣ信号出力周期より短いのであるが、
第１のタイマー６又は第２のタイマー７が、内部又は外
部要因により計数の誤動作を行ない、第２のタイマー７
の計数間が、第１のタイマー６のＲＴ Ｃ４８号出力周
期より長（なった場合には、このＲＴＣにより計数値を
初期値にリセットされているため、第２のタイマー７の
ＧＴＩＭの出力信号は出ないことになる。
その結果、第３のラッチ付バッファ４の人力取り込み信
号ＬＰ２が出ないので、ゲートパターン信号ＧＰ３の内
容を、前記第３のラッチ付バッファ４の出力に反映でき
ないことになり、これはｎ−合によっては、サイリスタ
・インバータの転流失敗に波及することになる。
号ＬＰ２が出ないので、ゲートパターン信号ＧＰ３の内
容を、前記第３のラッチ付バッファ４の出力に反映でき
ないことになり、これはｎ−合によっては、サイリスタ
・インバータの転流失敗に波及することになる。
強制パターン出力回路８は、前述の不具合を解決するも
ので、第２のタイマー７の計数１１１間か第１のタイマ
ー６のＲＴＣ信号出力周朋より長くなった場合には、第
２のう、チ付バッファ３への入力取り込み信号しＰｌを
一定時間、例えば２クロック分だけ遅らせて、その間に
第３のラッチ付バッファ４への入力取り込み信号を強制
的に発生させてゲートパターン信号ＧＰ３を取り込ませ
る。
ので、第２のタイマー７の計数１１１間か第１のタイマ
ー６のＲＴＣ信号出力周朋より長くなった場合には、第
２のう、チ付バッファ３への入力取り込み信号しＰｌを
一定時間、例えば２クロック分だけ遅らせて、その間に
第３のラッチ付バッファ４への入力取り込み信号を強制
的に発生させてゲートパターン信号ＧＰ３を取り込ませ
る。
その後、第２のラッチ付バッファ３は、ゲートパターン
信号ＧＰ２を取り込み、出力ラッチする。
信号ＧＰ２を取り込み、出力ラッチする。
強制バクーン出力回路８への動作信号ＳＰ３はサンプリ
ング区間でゲートパターンが変更されるときに、「許可
信号」を立てる。これは、ゲートパターンの出力−を正
確に行なう目的で、不用な所では人力取り込み信号しｐ
ｔを遅らせないようにするためのものである。
ング区間でゲートパターンが変更されるときに、「許可
信号」を立てる。これは、ゲートパターンの出力−を正
確に行なう目的で、不用な所では人力取り込み信号しｐ
ｔを遅らせないようにするためのものである。
第１図において、サンプリング区間内でゲートパターン
データの変更がある場合について第３図に示すタイムチ
ャート（第３図は、第２のタイマー７の計数時間（ＧＴ
ＩＭが出るまでの時間）が第１のタイマー６のＲＴＣ信
号出力周期より短く４Ｃっだ場合のノーケンスを示す。
データの変更がある場合について第３図に示すタイムチ
ャート（第３図は、第２のタイマー７の計数時間（ＧＴ
ＩＭが出るまでの時間）が第１のタイマー６のＲＴＣ信
号出力周期より短く４Ｃっだ場合のノーケンスを示す。
）を；、 ｊｊ！’ｊ ＋−に−から説明する。
前記（７） ＲＴ Ｃパルス発生時、フリップフロ、プ
ＩＯの出力１０ａは“ＨＩＧＨ”レベルであるので、ア
ンドゲート１３の論理積が成立して第２のラッチ付バッ
ファ３への人力取り込み（３号１、Ｐｌが発生する。
ＩＯの出力１０ａは“ＨＩＧＨ”レベルであるので、ア
ンドゲート１３の論理積が成立して第２のラッチ付バッ
ファ３への人力取り込み（３号１、Ｐｌが発生する。
第２のラッチ付バッファ３の出力５ｐ３（＋ｆｆ制パタ
ーン出力回ｌ＠８への動作信号）は“ＨＩＧＨ”レベル
となり、同時にフリップフロップ１０ヘリセツト信号ｌ
ＯｂがＲＴＣより一定時間遅れて入るので、フリップ７
０ツブ１０の出力１０ａは”しＯＷ”となる。ＲＴＣ発
生後、ある時間で第２のタイマー７が計数を終わり、出
力パルスＧ ｉ” ｌ Ｍを発生して、フリップフロッ
プ１０のクロック人力となり、出力１０２を“ＨＩＧＨ
”レベルにする。同時に前記ＧＴＩＭ信号は、オアゲー
トＩ２を通り、第３のラッチ付バッファ４への人力取り
込み信号ＬＰ２を発生して、ゲートパターンデータＧＰ
３を入力して、ゲートパルス増幅器５へ、ゲートパター
ンデータを出力してこれを保持する。
ーン出力回ｌ＠８への動作信号）は“ＨＩＧＨ”レベル
となり、同時にフリップフロップ１０ヘリセツト信号ｌ
ＯｂがＲＴＣより一定時間遅れて入るので、フリップ７
０ツブ１０の出力１０ａは”しＯＷ”となる。ＲＴＣ発
生後、ある時間で第２のタイマー７が計数を終わり、出
力パルスＧ ｉ” ｌ Ｍを発生して、フリップフロッ
プ１０のクロック人力となり、出力１０２を“ＨＩＧＨ
”レベルにする。同時に前記ＧＴＩＭ信号は、オアゲー
トＩ２を通り、第３のラッチ付バッファ４への人力取り
込み信号ＬＰ２を発生して、ゲートパターンデータＧＰ
３を入力して、ゲートパルス増幅器５へ、ゲートパター
ンデータを出力してこれを保持する。
ここで、第１のタイマー６と第２のタイマー７に誤動作
が生じて次のＲＴＣ信号発生までに前記ＧＴＩＭが発生
しないときは、フリップフロップ１０の出力１０ａは“
ＬＯＷ”であるので、アンドゲート１４と１５は論理積
成立可能で、アンドゲート１３は論理積不成立となる。
が生じて次のＲＴＣ信号発生までに前記ＧＴＩＭが発生
しないときは、フリップフロップ１０の出力１０ａは“
ＬＯＷ”であるので、アンドゲート１４と１５は論理積
成立可能で、アンドゲート１３は論理積不成立となる。
よって、次のＲＴＣ信号発生でアンドゲート１５による
論理積が成立するので、ＲＴＣ信号は人力取り込み信号
ＬＰ２を発生させて、第３のラッチ付バッファ４に人力
を取り込ませてランチさせる。
論理積が成立するので、ＲＴＣ信号は人力取り込み信号
ＬＰ２を発生させて、第３のラッチ付バッファ４に人力
を取り込ませてランチさせる。
その後、一定時間違れて遅れ回路９より出力９ａが発生
するので、アントゲ−）１４の論理積が成立して人力取
り込み信号しＰｌを発生させ、第２のラッチ付バッファ
３に人力を取り込ませる。
するので、アントゲ−）１４の論理積が成立して人力取
り込み信号しＰｌを発生させ、第２のラッチ付バッファ
３に人力を取り込ませる。
第２のラッチ付バッファ３の出力ＳＰ３により、フリッ
プフロップ１０は初期設定される。
プフロップ１０は初期設定される。
上述したように本発明によれば、マイクロコンピュータ
によるゲートパルス制御を、開型なハードウェアを付加
することにより、サンプリング時間を短（することなく
高精度のケートパルス：ｔ、ＩＩ ｔａｌｌを可能にす
ると共に、タイマーの誤動作によるゲートパターンの誤
出力を防止でき、さらに多重サイリスクインバータのゲ
ートパルス制御も容易に行なうことができるという効果
を奏するもので、もる。
によるゲートパルス制御を、開型なハードウェアを付加
することにより、サンプリング時間を短（することなく
高精度のケートパルス：ｔ、ＩＩ ｔａｌｌを可能にす
ると共に、タイマーの誤動作によるゲートパターンの誤
出力を防止でき、さらに多重サイリスクインバータのゲ
ートパルス制御も容易に行なうことができるという効果
を奏するもので、もる。
第１図は本発明の実施例を示すブロック図、第２図およ
び第３図はその動作を示すタイムチャート、第４図ば従
来の制御装置の構成を示すブロック図である。 １：マイクロコンピュータ ２：第１のラッチ付バッファ ３：第２のラッチ付バッファ ４：第３のラッチ付バッファ ５：ゲートパルス増幅器 ６：第１のタイマー ７：第２の夕・イマー ８：強制パターン出力回路 ９、遅れ回路 ｌＯ；フリノブフロノフ。 １１．１２ニオアゲート １３〜１５：アンドゲート １６〜１９：反転ゲート ＧＰＩ−Ｇｌ）３・ゲートパターン信号ＳＰ１．ＳＰＩ
パターン強；−１出力信号ＳＰ３：強制パターン出力回
路への動作信号Ｌｌ）１．ＬＰ１人力取り込み信号 ＲＴＣ：ナンブリング割り込み１３号 ＧＴＩＭ：パターン出力時朋の１ｚ号 ＣＬＫ ：発振周波数 第１図 第２図 第 ３ 図 （ａ） ＣＬＫ 、、、、」皿几用■し。 （ｊ） ＧＰ３ ４ Ｂ 第４図
び第３図はその動作を示すタイムチャート、第４図ば従
来の制御装置の構成を示すブロック図である。 １：マイクロコンピュータ ２：第１のラッチ付バッファ ３：第２のラッチ付バッファ ４：第３のラッチ付バッファ ５：ゲートパルス増幅器 ６：第１のタイマー ７：第２の夕・イマー ８：強制パターン出力回路 ９、遅れ回路 ｌＯ；フリノブフロノフ。 １１．１２ニオアゲート １３〜１５：アンドゲート １６〜１９：反転ゲート ＧＰＩ−Ｇｌ）３・ゲートパターン信号ＳＰ１．ＳＰＩ
パターン強；−１出力信号ＳＰ３：強制パターン出力回
路への動作信号Ｌｌ）１．ＬＰ１人力取り込み信号 ＲＴＣ：ナンブリング割り込み１３号 ＧＴＩＭ：パターン出力時朋の１ｚ号 ＣＬＫ ：発振周波数 第１図 第２図 第 ３ 図 （ａ） ＣＬＫ 、、、、」皿几用■し。 （ｊ） ＧＰ３ ４ Ｂ 第４図
Claims (1)
- １． マイクロコンピュータによりゲート制御を行なう
サイリスタ・インバータのゲートパルス制御装置におい
て、 Ｎ−１回目のサンプリング時間内で、Ｎ回目のゲートパ
ターンデータをマイクロコンピュータより入力し、これ
を保持する第１のバッファと、Ｎ−１回目のサンプリン
グ時間内で、Ｎ回目のゲートパターンデータの出力時期
に対応した計数値がマイクロプロセッサより設定され、
Ｎ回目のサンプリングの開始時期より計数を開始して計
数設定値に達した時にパルスを発生する第１のタイマー
と、 マイクロコンピュータの処理周期を決定する割り込み用
パルスを発生する第２のタイマーと、Ｎ−１回目のサン
プリング時間内で入力された前記第１のバッファのゲー
トパターンデータをＮ回目のサンプリング時間の始期に
入力しこれを保持する第２のバッファと、 Ｎ回目のサンプリング時間内で前記第１のタイマーの出
力パルスにより前記第２のバッファのゲートパターンデ
ータを入力し、これを保持して出力する第３のバッファ
と、 Ｎ回目のサンプリング時間内でゲートパターンデータの
更新がある場合で、前記第１又は第２のタイマーの少な
くとも一方の計数誤動作により更新されないときに強制
的に前記第２のバッファのゲートパターンデータを前記
第３のバッファに入力し、これを保持して出力する強制
パターン出力回路と を備えたことを特徴とするサイリスタ・インバータのゲ
ートパルス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188715A JPH0767288B2 (ja) | 1984-09-07 | 1984-09-07 | サイリスタ・インバ−タのゲ−トパルス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188715A JPH0767288B2 (ja) | 1984-09-07 | 1984-09-07 | サイリスタ・インバ−タのゲ−トパルス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6166571A true JPS6166571A (ja) | 1986-04-05 |
| JPH0767288B2 JPH0767288B2 (ja) | 1995-07-19 |
Family
ID=16228518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188715A Expired - Lifetime JPH0767288B2 (ja) | 1984-09-07 | 1984-09-07 | サイリスタ・インバ−タのゲ−トパルス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767288B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0217864A (ja) * | 1988-07-04 | 1990-01-22 | Fuji Electric Co Ltd | Ｐｗｍパルス発生装置 |
| JPH03151713A (ja) * | 1989-11-09 | 1991-06-27 | Fuji Electric Co Ltd | Ｐｗｍパルス発生方法 |
-
1984
- 1984-09-07 JP JP59188715A patent/JPH0767288B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0217864A (ja) * | 1988-07-04 | 1990-01-22 | Fuji Electric Co Ltd | Ｐｗｍパルス発生装置 |
| JPH03151713A (ja) * | 1989-11-09 | 1991-06-27 | Fuji Electric Co Ltd | Ｐｗｍパルス発生方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0767288B2 (ja) | 1995-07-19 |
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