JPH0527949A - 浮動小数点乗算における指数部演算回路 - Google Patents
浮動小数点乗算における指数部演算回路Info
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- JPH0527949A JPH0527949A JP3184987A JP18498791A JPH0527949A JP H0527949 A JPH0527949 A JP H0527949A JP 3184987 A JP3184987 A JP 3184987A JP 18498791 A JP18498791 A JP 18498791A JP H0527949 A JPH0527949 A JP H0527949A
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- bit
- bits
- exponent
- double
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Abstract
(57)【要約】
【目的】 ＩＥＥＥ形式の浮動小数点乗算回路に係り、
特に単精度乗算と倍精度乗算とを切り換えて使用できる
浮動少数点乗算回路の指数部演算回路に関し、１３ビッ
トの減算器を削減して回路規模の縮小と遅延時間を短縮
することを目的とする。 【構成】 単精度倍精度変換部ＣＮＶ１，ＣＮＶ２は、
８ビット幅の単精度指数データの最上位ビットを第１ビ
ットとし、該最上位ビットの反転を第２、第３、第４ビ
ットとする４ビットを前記単精度指数データの下位７ビ
ットに付加して１１ビットの倍精度指数データに変換す
る。１１ビットの倍精度表現の指数データは加算される
とともに桁上げ入力により指数部の和＋１の１３ビット
データとして１３ビット加算器ＡＤＤ１で出力され、そ
の上位３ビットに３ビット加算器により“１１１”が加
えられることによって固定バイアス値１０２３の減算処
理が行われる。
特に単精度乗算と倍精度乗算とを切り換えて使用できる
浮動少数点乗算回路の指数部演算回路に関し、１３ビッ
トの減算器を削減して回路規模の縮小と遅延時間を短縮
することを目的とする。 【構成】 単精度倍精度変換部ＣＮＶ１，ＣＮＶ２は、
８ビット幅の単精度指数データの最上位ビットを第１ビ
ットとし、該最上位ビットの反転を第２、第３、第４ビ
ットとする４ビットを前記単精度指数データの下位７ビ
ットに付加して１１ビットの倍精度指数データに変換す
る。１１ビットの倍精度表現の指数データは加算される
とともに桁上げ入力により指数部の和＋１の１３ビット
データとして１３ビット加算器ＡＤＤ１で出力され、そ
の上位３ビットに３ビット加算器により“１１１”が加
えられることによって固定バイアス値１０２３の減算処
理が行われる。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＥＥＥ形式の浮動小
数点乗算回路に係り、特に単精度乗算と倍精度乗算とを
切り換えて使用できる浮動少数点乗算回路の指数部演算
回路に関する。
数点乗算回路に係り、特に単精度乗算と倍精度乗算とを
切り換えて使用できる浮動少数点乗算回路の指数部演算
回路に関する。
【０００２】ＩＥＥ方式では、負〜正の範囲をとる指数
を正整数で表わせるようにするため、単精度では１２
７、倍精度では１０２３のバイアス値分だけ指数を＋側
に偏位させる偏位指数を用いている。
を正整数で表わせるようにするため、単精度では１２
７、倍精度では１０２３のバイアス値分だけ指数を＋側
に偏位させる偏位指数を用いている。
【０００３】
【従来の技術】従来、浮動少数点表示のデータ処理が多
用されているが、浮動小数点のデータ表現によっては精
度によって指数部のビット幅が異なるものがあり、単一
の演算装置で異なるビット幅の指数部を扱う必要があ
る。図３は、本発明が対象とするＩＥＥＥ形式の浮動少
数点表示のフォーマットである。これには、浮動小数点
数値を６４ビットで表す倍精度浮動少数点（ａ）と３２
ビットで表す単精度浮動小数点（ｂ）とがある。それぞ
れにおいてＳは正負の符号部、Ｅは指数部、Ｆは仮数部
で、このように表現されたデータはそれぞれ下側に示し
た数値を表現するものである。指数部Ｅは、単精度では
８ビット幅、倍精度では１１ビット幅と規定されてい
る。
用されているが、浮動小数点のデータ表現によっては精
度によって指数部のビット幅が異なるものがあり、単一
の演算装置で異なるビット幅の指数部を扱う必要があ
る。図３は、本発明が対象とするＩＥＥＥ形式の浮動少
数点表示のフォーマットである。これには、浮動小数点
数値を６４ビットで表す倍精度浮動少数点（ａ）と３２
ビットで表す単精度浮動小数点（ｂ）とがある。それぞ
れにおいてＳは正負の符号部、Ｅは指数部、Ｆは仮数部
で、このように表現されたデータはそれぞれ下側に示し
た数値を表現するものである。指数部Ｅは、単精度では
８ビット幅、倍精度では１１ビット幅と規定されてい
る。
【０００４】浮動少数点数の乗算における指数部の処理
は２つのオペランドｘ，ｙの加算である。実際には正負
の範囲の整数である指数値に所定のバイアス値Ｂを加え
て浮動小数点データの指数部が正数となるよう偏位させ
ている。
は２つのオペランドｘ，ｙの加算である。実際には正負
の範囲の整数である指数値に所定のバイアス値Ｂを加え
て浮動小数点データの指数部が正数となるよう偏位させ
ている。
【０００５】従って、指数部の値Ｅとしては、実際の数
値の指数ｅに定数Ｂを加えたＥ＝ｅ＋Ｂが用いられてお
り、二つのオペランドｘ，ｙの加算は、バイアス表現さ
れたＸ＝ｘ＋Ｂ、Ｙ＝ｙ＋Ｂを用いて（ｘ＋ｙ）＋Ｂ＝
Ｘ＋Ｙ−Ｂとして行われ、二つのオペランドの加算のほ
か、定数Ｂの減算を含めて効率よく行う必要がある。
値の指数ｅに定数Ｂを加えたＥ＝ｅ＋Ｂが用いられてお
り、二つのオペランドｘ，ｙの加算は、バイアス表現さ
れたＸ＝ｘ＋Ｂ、Ｙ＝ｙ＋Ｂを用いて（ｘ＋ｙ）＋Ｂ＝
Ｘ＋Ｙ−Ｂとして行われ、二つのオペランドの加算のほ
か、定数Ｂの減算を含めて効率よく行う必要がある。
【０００６】ＩＥＥＥ規格では、バイアス値Ｂとして、
倍精度浮動小数点では１０２３（＝２10−１）、単精度
浮動小数点では１２７（＝２7 −1)が規定されている。
図４は、従来例の指数部演算回路の図である。ＳＥＬ
１、ＳＥＬ２はそれぞれ乗数Ｘ、被乗数Ｙに対して設け
られ、精度選択信号ＳＸＤによって単精度・倍精度を選
択するセレクタであり、ＡＤＤは倍精度の11ビットの加
算を桁上げと符号を含めて可能とするための１３ビット
幅の加算器であり、単精度の場合には下位１１ビットが
用いられる。ＳＵＢは１３ビットの減算器で、ＡＤＤの
出力と、ＳＥＬ３によって精度に対応して選択されたバ
イアス値１０２３（倍精度）または１２７（単精度）と
が入力されてバイアス値の減算を行う。
倍精度浮動小数点では１０２３（＝２10−１）、単精度
浮動小数点では１２７（＝２7 −1)が規定されている。
図４は、従来例の指数部演算回路の図である。ＳＥＬ
１、ＳＥＬ２はそれぞれ乗数Ｘ、被乗数Ｙに対して設け
られ、精度選択信号ＳＸＤによって単精度・倍精度を選
択するセレクタであり、ＡＤＤは倍精度の11ビットの加
算を桁上げと符号を含めて可能とするための１３ビット
幅の加算器であり、単精度の場合には下位１１ビットが
用いられる。ＳＵＢは１３ビットの減算器で、ＡＤＤの
出力と、ＳＥＬ３によって精度に対応して選択されたバ
イアス値１０２３（倍精度）または１２７（単精度）と
が入力されてバイアス値の減算を行う。
【０００７】そして、この減算器としては、加算器ADD
からの入力が13ビットであるため、１３ビットの減算器
が用いられていた。
からの入力が13ビットであるため、１３ビットの減算器
が用いられていた。
【０００８】
【発明が解決しようとする課題】上記従来の指数部演算
回路では、バイアス値の減算のために１３ビットの減算
器を用いているため減算器の回路規模が大きくなりまた
遅延が大きく高速演算が困難という問題があった。
回路では、バイアス値の減算のために１３ビットの減算
器を用いているため減算器の回路規模が大きくなりまた
遅延が大きく高速演算が困難という問題があった。
【０００９】本発明は上記課題に鑑み創出されたもの
で、１３ビットの減算器を削減して回路規模の縮小と遅
延時間を短縮することを目的とする。
で、１３ビットの減算器を削減して回路規模の縮小と遅
延時間を短縮することを目的とする。
【００１０】
【課題を解決するための手段】図１は、本発明の指数部
演算回路の構成図である。上記問題点は、図１に示す如
く、指数部が８ビット幅の単精度浮動小数点数同志また
は指数部が１１ビット幅の倍精度浮動小数点数同志の乗
算を行う乗算回路における指数部演算回路であって、８
ビット幅の単精度指数データの最上位ビットを第１ビッ
トとし、該最上位ビットの反転を第２、第３、第４ビッ
トとする４ビットを前記単精度指数データの下位７ビッ
トに付加して１１ビットの倍精度指数データに変換する
単精度倍精度変換部ＣＮＶ１，ＣＮＶ２と、入力する倍
精度指数データと前記単精度倍精度変換部ＣＮＶ１，Ｃ
ＮＶ２の出力とを精度選択信号ＳＸＤに基づいて選択す
るセレクタＳＥＬ１，ＳＥＬ２と、を乗数、被乗数に対
応して２組設け、該２組のセレクタＳＥＬ１，ＳＥＬ２
の出力を加算しかつ桁上げ入力を加えることよって指数
部の和＋１を求める１３ビット加算器ＡＤＤ１と、該１
３ビット加算器ＡＤＤ１の出力の上位３ビットに“１１
１”を加える３ビット加算器ＡＤＤ２とを有し、該１３
ビット加算器ＡＤＤ１の出力の下位１０ビットと前記３
ビット加算器ＡＤＤ２の出力との１３ビットを指数部演
算結果として出力することを特徴とする本発明の浮動少
数点乗算における指数部演算回路により解決される。
演算回路の構成図である。上記問題点は、図１に示す如
く、指数部が８ビット幅の単精度浮動小数点数同志また
は指数部が１１ビット幅の倍精度浮動小数点数同志の乗
算を行う乗算回路における指数部演算回路であって、８
ビット幅の単精度指数データの最上位ビットを第１ビッ
トとし、該最上位ビットの反転を第２、第３、第４ビッ
トとする４ビットを前記単精度指数データの下位７ビッ
トに付加して１１ビットの倍精度指数データに変換する
単精度倍精度変換部ＣＮＶ１，ＣＮＶ２と、入力する倍
精度指数データと前記単精度倍精度変換部ＣＮＶ１，Ｃ
ＮＶ２の出力とを精度選択信号ＳＸＤに基づいて選択す
るセレクタＳＥＬ１，ＳＥＬ２と、を乗数、被乗数に対
応して２組設け、該２組のセレクタＳＥＬ１，ＳＥＬ２
の出力を加算しかつ桁上げ入力を加えることよって指数
部の和＋１を求める１３ビット加算器ＡＤＤ１と、該１
３ビット加算器ＡＤＤ１の出力の上位３ビットに“１１
１”を加える３ビット加算器ＡＤＤ２とを有し、該１３
ビット加算器ＡＤＤ１の出力の下位１０ビットと前記３
ビット加算器ＡＤＤ２の出力との１３ビットを指数部演
算結果として出力することを特徴とする本発明の浮動少
数点乗算における指数部演算回路により解決される。
【００１１】
【作用】単精度乗算の際には、乗数、被乗数の８ビット
の指数部を単精度倍精度変換部を介して指数部を倍精度
に変換して倍精度演算と同様に１１ビットで表し、これ
を加算することよって加算結果から減算するバイアス値
を単精度、倍精度演算の両方に共通に１０２３に固定す
る。この変換部は、上位１ビットの値をそのまま１１ビ
ット目に、またインバータを介して３分割して１０〜８
ビット目とするので、単純な回路構成で実現できる。
の指数部を単精度倍精度変換部を介して指数部を倍精度
に変換して倍精度演算と同様に１１ビットで表し、これ
を加算することよって加算結果から減算するバイアス値
を単精度、倍精度演算の両方に共通に１０２３に固定す
る。この変換部は、上位１ビットの値をそのまま１１ビ
ット目に、またインバータを介して３分割して１０〜８
ビット目とするので、単純な回路構成で実現できる。
【００１２】そして、加算器に入力する桁上げ信号によ
って、加算器の出力は指数部の和＋１となるので、バイ
アス値＋１＝１０２４を減算すればよい。ところで、−
１０２４は２進数１３ビットで表現すると“１１１００
００００００００”となり、下位１０ビットは全て
“０”なので、加算器出力に対して上位３ビットの加算
のみで−１０２４の減算を実現できる。
って、加算器の出力は指数部の和＋１となるので、バイ
アス値＋１＝１０２４を減算すればよい。ところで、−
１０２４は２進数１３ビットで表現すると“１１１００
００００００００”となり、下位１０ビットは全て
“０”なので、加算器出力に対して上位３ビットの加算
のみで−１０２４の減算を実現できる。
【００１３】従って、従来技術における１３ビット減算
器の代わりに３ビット加算器でバイアス値の減算がで
き、回路規模が減少し動作遅延が小さくなる。
器の代わりに３ビット加算器でバイアス値の減算がで
き、回路規模が減少し動作遅延が小さくなる。
【００１４】
【実施例】以下添付図により本発明の実施例を説明す
る。図１は本発明の指数部演算回路の構成図、図２は単
精度倍精度変換部の構成図である。
る。図１は本発明の指数部演算回路の構成図、図２は単
精度倍精度変換部の構成図である。
【００１５】図１において、ＣＮＶ１，ＣＮＶ２は単精
度倍精度変換部で、単精度でのバイアス値１２７が足さ
れた８ビットの単精度指数データを倍精度でのバイアス
値１０２３が足された１１ビットの倍精度指数データに
変換する。
度倍精度変換部で、単精度でのバイアス値１２７が足さ
れた８ビットの単精度指数データを倍精度でのバイアス
値１０２３が足された１１ビットの倍精度指数データに
変換する。
【００１６】図２により単精度倍精度変換部の構成とそ
の作用を説明する。単精度から倍精度への変換は、デー
タのバイアス値を１２７から１０２３に増やすことを意
味し、バイアス値の増加分１０２３−１２７＝８９６を
８ビットデータに加える必要がある。８９６はバイナリ
表現では１０ビット幅の“１１１０００００００”とな
り下位７ビットは“０”、上位３ビットが“１”であ
る。
の作用を説明する。単精度から倍精度への変換は、デー
タのバイアス値を１２７から１０２３に増やすことを意
味し、バイアス値の増加分１０２３−１２７＝８９６を
８ビットデータに加える必要がある。８９６はバイナリ
表現では１０ビット幅の“１１１０００００００”とな
り下位７ビットは“０”、上位３ビットが“１”であ
る。
【００１７】従って、８９６の加算結果は、８ビット入
力の最上位の１ビットに１１１を加えた結果を上位４ビ
ットとして、８ビット入力の下位７ビットに付加した１
１ビットとなる。最上位ビットが“１”のときは、加算
結果は“１０００”、“０”のときは“０１１１”とな
る。以上の動作は、８ビット入力の最上位ビットの値Ｅ
7 を第１ビットとし、またインバータを介したＥ7の反
転を第２、第３、第４ビットとする４ビットを、入力が
そのまま出力される下位７ビットＥ0 〜Ｅ6 に付加して
出力する図２の回路で実現できる。
力の最上位の１ビットに１１１を加えた結果を上位４ビ
ットとして、８ビット入力の下位７ビットに付加した１
１ビットとなる。最上位ビットが“１”のときは、加算
結果は“１０００”、“０”のときは“０１１１”とな
る。以上の動作は、８ビット入力の最上位ビットの値Ｅ
7 を第１ビットとし、またインバータを介したＥ7の反
転を第２、第３、第４ビットとする４ビットを、入力が
そのまま出力される下位７ビットＥ0 〜Ｅ6 に付加して
出力する図２の回路で実現できる。
【００１８】図１において、乗数Ｘ、被乗数Ｙとして入
力された８ビット単精度の指数データＸ30〜23、Ｙ30〜
23は単精度倍精度変換回路を通り１１ビットの倍精度表
現の指数データとして、また１１ビットの倍精度指数デ
ータX62 〜52、Ｙ62〜52はそのままで、それぞれセレク
タＳＥＬ１，ＳＥＬ２に入力する。
力された８ビット単精度の指数データＸ30〜23、Ｙ30〜
23は単精度倍精度変換回路を通り１１ビットの倍精度表
現の指数データとして、また１１ビットの倍精度指数デ
ータX62 〜52、Ｙ62〜52はそのままで、それぞれセレク
タＳＥＬ１，ＳＥＬ２に入力する。
【００１９】セレクタＳＥＬ１、ＳＥＬ２は精度選択信
号ＳＸＤで制御されて単精度入力と倍精度入力とを切替
えて出力を加算器ＡＤＤ１に入力する。加算器ＡＤＤ１
は、入力される乗数、被乗数の１１ビットの指数部の加
算を行う１３ビット幅の加算器であり、桁上げ入力ＣＩ
に“１”が入力されており、乗数と被乗数の指数の和に
１を加えた値を１３ビットで出力する。
号ＳＸＤで制御されて単精度入力と倍精度入力とを切替
えて出力を加算器ＡＤＤ１に入力する。加算器ＡＤＤ１
は、入力される乗数、被乗数の１１ビットの指数部の加
算を行う１３ビット幅の加算器であり、桁上げ入力ＣＩ
に“１”が入力されており、乗数と被乗数の指数の和に
１を加えた値を１３ビットで出力する。
【００２０】加算器ＡＤＤ２は３ビット幅で、加算器Ａ
ＤＤ１が出力する加算結果の１３ビットの内の上位３ビ
ットに“１１１”を加える。上記１３ビット加算器ＡＤ
Ｄ１と３ビット加算器ＡＤＤ２とで、指数データの加算
結果から倍精度のバイアス値１０２３を減算して倍精度
表現の指数データを求める処理を行う。即ち、乗数の指
数＋被乗数の指数−１０２３＝乗数の指数＋被乗数の指
数＋１−１０２４となり、−１０２４は２13−１０２４
＝７１６８＝１＊２12＋１＊２11＋１＊２10であるか
ら、ＡＤＤ１が出力する１３ビットの演算結果（＝乗数
の指数＋被乗数の指数＋１）の上位３ビットに、ＡＤＤ
２で“１１１”を加算することに相当するからである。
ＤＤ１が出力する加算結果の１３ビットの内の上位３ビ
ットに“１１１”を加える。上記１３ビット加算器ＡＤ
Ｄ１と３ビット加算器ＡＤＤ２とで、指数データの加算
結果から倍精度のバイアス値１０２３を減算して倍精度
表現の指数データを求める処理を行う。即ち、乗数の指
数＋被乗数の指数−１０２３＝乗数の指数＋被乗数の指
数＋１−１０２４となり、−１０２４は２13−１０２４
＝７１６８＝１＊２12＋１＊２11＋１＊２10であるか
ら、ＡＤＤ１が出力する１３ビットの演算結果（＝乗数
の指数＋被乗数の指数＋１）の上位３ビットに、ＡＤＤ
２で“１１１”を加算することに相当するからである。
【００２１】そして、３ビット加算器ＡＤＤ２の出力を
上位３ビットとし、１３ビット加算器ＡＤＤ１の下位１
０ビットを下位１０ビットとする１３ビットの指数デー
タが指数演算結果として出力される。
上位３ビットとし、１３ビット加算器ＡＤＤ１の下位１
０ビットを下位１０ビットとする１３ビットの指数デー
タが指数演算結果として出力される。
【００２２】
【発明の効果】以上説明した如く、本発明によれば、単
精度・倍精度変換により単精度演算の場合にもバイアス
値を倍精度と共通の１０２３に固定したので、バイアス
減算器を３ビットの加算器で代用でき、演算回路の回路
規模を縮小できまた遅延時間も短縮できるという効果が
ある。
精度・倍精度変換により単精度演算の場合にもバイアス
値を倍精度と共通の１０２３に固定したので、バイアス
減算器を３ビットの加算器で代用でき、演算回路の回路
規模を縮小できまた遅延時間も短縮できるという効果が
ある。
【図１】 本発明の指数部演算回路の構成図
【図２】 単精度倍精度変換部の構成図
【図３】 ＩＥＥＥ規格による浮動小数点表示のフォー
マット
マット
【図４】 従来例の指数部演算回路の図
ＣＮＶ１，ＣＮＶ２─単精度倍精度変換部、ＳＥＬ１，
ＳＥＬ２─セレクタ、ＡＤＤ１─１３ビット加算器、Ａ
ＤＤ２─３ビット加算器
ＳＥＬ２─セレクタ、ＡＤＤ１─１３ビット加算器、Ａ
ＤＤ２─３ビット加算器
Claims (1)
- 【特許請求の範囲】 【請求項１】 指数部が８ビット幅の単精度浮動小数点
数同志または指数部が１１ビット幅の倍精度浮動小数点
数同志の乗算を行う乗算回路における指数部演算回路で
あって、 ８ビット幅の単精度指数データの最上位ビットを第１ビ
ットとし、該最上位ビットの反転を第２、第３、第４ビ
ットとする４ビットを前記単精度指数データの下位７ビ
ットに付加して１１ビット幅の倍精度指数データに変換
する単精度倍精度変換部（ＣＮＶ１，ＣＮＶ２）と、 入力する倍精度指数データと前記単精度倍精度変換部
（ＣＮＶ１，ＣＮＶ２）の出力とを精度選択信号ＳＸＤ
に基づいて選択するセレクタ（ＳＥＬ１，ＳＥＬ２）
と、を乗数、被乗数に対応して２組設け、 該２組のセレクタ（ＳＥＬ１，ＳＥＬ２）の出力を加算
しかつ桁上げ入力を加えることよって指数部の和＋１を
求める１３ビット加算器（ＡＤＤ１）と、 該１３ビット加算器（ＡＤＤ１）の出力の上位３ビット
に“１１１”を加える３ビット加算器（ＡＤＤ２）とを
有し、 該１３ビット加算器（ＡＤＤ１）の出力の下位１０ビッ
トと前記３ビット加算器（ＡＤＤ２）の出力との１３ビ
ットを指数部演算結果として出力することを特徴とする
本発明の浮動小数点乗算における指数部演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184987A JPH0527949A (ja) | 1991-07-25 | 1991-07-25 | 浮動小数点乗算における指数部演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184987A JPH0527949A (ja) | 1991-07-25 | 1991-07-25 | 浮動小数点乗算における指数部演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0527949A true JPH0527949A (ja) | 1993-02-05 |
Family
ID=16162817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184987A Withdrawn JPH0527949A (ja) | 1991-07-25 | 1991-07-25 | 浮動小数点乗算における指数部演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0527949A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385233B1 (ko) * | 2000-03-14 | 2003-05-23 | 삼성전자주식회사 | 데이터 프로세싱 시스템의 익스포넌트 유닛 |
| KR100431707B1 (ko) * | 1996-11-12 | 2004-09-04 | 주식회사 하이닉스반도체 | 부동소수점연산에서의지수처리방법 |
-
1991
- 1991-07-25 JP JP3184987A patent/JPH0527949A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431707B1 (ko) * | 1996-11-12 | 2004-09-04 | 주식회사 하이닉스반도체 | 부동소수점연산에서의지수처리방법 |
| KR100385233B1 (ko) * | 2000-03-14 | 2003-05-23 | 삼성전자주식회사 | 데이터 프로세싱 시스템의 익스포넌트 유닛 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |