JPH0527996B2 - - Google Patents
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- Publication number
- JPH0527996B2 JPH0527996B2 JP60010131A JP1013185A JPH0527996B2 JP H0527996 B2 JPH0527996 B2 JP H0527996B2 JP 60010131 A JP60010131 A JP 60010131A JP 1013185 A JP1013185 A JP 1013185A JP H0527996 B2 JPH0527996 B2 JP H0527996B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- source
- semiconductor substrate
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/254—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes extend entirely through the semiconductor bodies, e.g. via-holes for back side contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/378—Contact regions to the substrate regions
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、MOS集積回路装置、特にソース電
極と半導体基板とが接続されているトランジスタ
の構造に関するものである。
極と半導体基板とが接続されているトランジスタ
の構造に関するものである。
従来、ソース電極と半導体基板とが、接続され
ているMOSトランジスタのソース電極と半導体
基板との接続部を形成する場合、Ｎ形半導体基板
表面上にＰ形ソース領域およびＮ形の不純物領域
を隣接して形成し、これらＰ形ソース領域とＮ形
の不純物領域とを金属層で接続することにより形
成していた。
ているMOSトランジスタのソース電極と半導体
基板との接続部を形成する場合、Ｎ形半導体基板
表面上にＰ形ソース領域およびＮ形の不純物領域
を隣接して形成し、これらＰ形ソース領域とＮ形
の不純物領域とを金属層で接続することにより形
成していた。
この一例として、従来のＮ形半導体基板上のＰ
チヤンネル型MOSトランジスタの構造断面図を
第２図に示す。Ｎ形半導体基板１にこの半導体基
板１に電位を与えるＮ形不純物領域７とソース、
ドレイン領域となるＰ形不純物領域２と２′とを
選択拡散し、全表面に存在する絶縁膜６のＰ形領
域２，２′間を除去し、ここに熱酸化による薄い
ゲート絶縁膜を新らたに設け、ドレイン領域とな
る形Ｐ領域２′上およびソース領域となるＰ形領
域２とＮ型領域７とにまたがる領域上の絶縁膜６
を選択的に除去し、その後選択的に金属層を設け
てソース電極３、ドレイン電極４、ゲート電極５
を形成している。Ｎ形領域７とソース領域である
Ｐ形領域２とはソース電極３により接続されて、
ソース領域と半導体基板１とが同電位となつてい
る。
チヤンネル型MOSトランジスタの構造断面図を
第２図に示す。Ｎ形半導体基板１にこの半導体基
板１に電位を与えるＮ形不純物領域７とソース、
ドレイン領域となるＰ形不純物領域２と２′とを
選択拡散し、全表面に存在する絶縁膜６のＰ形領
域２，２′間を除去し、ここに熱酸化による薄い
ゲート絶縁膜を新らたに設け、ドレイン領域とな
る形Ｐ領域２′上およびソース領域となるＰ形領
域２とＮ型領域７とにまたがる領域上の絶縁膜６
を選択的に除去し、その後選択的に金属層を設け
てソース電極３、ドレイン電極４、ゲート電極５
を形成している。Ｎ形領域７とソース領域である
Ｐ形領域２とはソース電極３により接続されて、
ソース領域と半導体基板１とが同電位となつてい
る。
ここで、半導体基板１に電位の与える為に必要
とするＮ形領域７の必要最小幅をＡとすると、必
要な面積はA2である。今かりに、ソース電極３
によりソース領域であるＰ型領域２と半導体基板
１とが接続されているトランジスタが、集積回路
装置の１チツプにつきＮ個あるとすると、集積回
路装置の１チツプに必要な面積は、トランジスタ
の面積の外にＮ・A2で表わされるＮ型領域７の
領域が必要であり、これはトランジスタの個数Ｎ
に比例する。このことは、集積回路装置のチツプ
サイズ縮小を実現される為の一つの障害である。
とするＮ形領域７の必要最小幅をＡとすると、必
要な面積はA2である。今かりに、ソース電極３
によりソース領域であるＰ型領域２と半導体基板
１とが接続されているトランジスタが、集積回路
装置の１チツプにつきＮ個あるとすると、集積回
路装置の１チツプに必要な面積は、トランジスタ
の面積の外にＮ・A2で表わされるＮ型領域７の
領域が必要であり、これはトランジスタの個数Ｎ
に比例する。このことは、集積回路装置のチツプ
サイズ縮小を実現される為の一つの障害である。
本発明の目的は、ソース電極と半導体基板が接
続されているトランジスタの必要占有面積を小さ
くする構造を提供することにある。
続されているトランジスタの必要占有面積を小さ
くする構造を提供することにある。
本発明によれば、半導体基板上に一導電形の第
１不純物領域を設け、この第１不純物領域上に金
属層を設け、この第１不純物領域、金属層および
半導体基板上に一導電型のエピタキシヤル領域を
設け、このエピタキシヤル領域の表面領域に他の
導電形のソース及びドレイン領域を、ソース領域
が金属層と縦形構造で接続されるように設け、ソ
ース領域およびドレイン領域間のエピタキシヤル
領域上にゲート絶縁膜を介してゲート電極を設け
たMOSトランジスタの構造を得る。
１不純物領域を設け、この第１不純物領域上に金
属層を設け、この第１不純物領域、金属層および
半導体基板上に一導電型のエピタキシヤル領域を
設け、このエピタキシヤル領域の表面領域に他の
導電形のソース及びドレイン領域を、ソース領域
が金属層と縦形構造で接続されるように設け、ソ
ース領域およびドレイン領域間のエピタキシヤル
領域上にゲート絶縁膜を介してゲート電極を設け
たMOSトランジスタの構造を得る。
次に本発明を図面を用いてより詳細に説明す
る。
る。
第１図に本発明の一実施例を示す。Ｎ形半導体
基板８に、Ｎ形不純物領域９を有し、さらにＮ形
不純物領域９上に金属層１０を有している。これ
らＮ形不純物領域９、金属層１０および残余のＮ
型半導体基板８上にＮ形エピタキシヤル領域１１
を有し、このＮ形エピタキシヤル領域１１の表面
に、ソース領域、ドレイン領域となるＰ形領域１
２及び１２′を有している。ソース領域となるＰ
型領域１２は少くとも金属層１０に達する深さで
形成されている。ソースおよびドレイン領域とな
る。厚いフイールド酸化膜１３のＰ形領域１２，
１２′間上の部分は一旦除去されて薄いゲート酸
化膜を新らたに熱酸化で形成されている。フイー
ルド酸化膜１３はソース領域であるＰ形領域１２
上およびドレイン領域であるＰ型領域１２′上に
開孔を有し、ここにソース電極１４、ドレイン電
極１５が設けられている。ゲート酸化膜上にはゲ
ート電極１６を有している。
基板８に、Ｎ形不純物領域９を有し、さらにＮ形
不純物領域９上に金属層１０を有している。これ
らＮ形不純物領域９、金属層１０および残余のＮ
型半導体基板８上にＮ形エピタキシヤル領域１１
を有し、このＮ形エピタキシヤル領域１１の表面
に、ソース領域、ドレイン領域となるＰ形領域１
２及び１２′を有している。ソース領域となるＰ
型領域１２は少くとも金属層１０に達する深さで
形成されている。ソースおよびドレイン領域とな
る。厚いフイールド酸化膜１３のＰ形領域１２，
１２′間上の部分は一旦除去されて薄いゲート酸
化膜を新らたに熱酸化で形成されている。フイー
ルド酸化膜１３はソース領域であるＰ形領域１２
上およびドレイン領域であるＰ型領域１２′上に
開孔を有し、ここにソース電極１４、ドレイン電
極１５が設けられている。ゲート酸化膜上にはゲ
ート電極１６を有している。
このように、ソース領域であるＰ型領域１２は
金属層１０と接続され、この金属層１０はＮ形不
純物領域９と接続されており、縦形構造で、ソー
ス電極１４はソース領域であるＰ形領域１２、金
属層１０およびＮ形不純物領域９を介して半導体
基板８およびエピタキシヤル領域１１に電気的に
接続されている。このＮ形不純物領域９はソース
領域であるＰ形領域１２の直下に形成されている
ため、半導体基板８およびエピタキシヤル領域１
１に電位を与えるために必要な平面面積はまつた
く必要としない。かかるMOSトランジスタを用
いたMOS集積回路ではトランジスタの構成に必
要なソース領域、ゲート領域およびドレイン領域
の他に付加的なソース電極と半導体基板もしくは
エピタキシヤル領域を接続する領域はまつたく必
要としない。このため、集積回路装置のチツプサ
イズ縮小を可能にする点でその効果は非常に大き
い。
金属層１０と接続され、この金属層１０はＮ形不
純物領域９と接続されており、縦形構造で、ソー
ス電極１４はソース領域であるＰ形領域１２、金
属層１０およびＮ形不純物領域９を介して半導体
基板８およびエピタキシヤル領域１１に電気的に
接続されている。このＮ形不純物領域９はソース
領域であるＰ形領域１２の直下に形成されている
ため、半導体基板８およびエピタキシヤル領域１
１に電位を与えるために必要な平面面積はまつた
く必要としない。かかるMOSトランジスタを用
いたMOS集積回路ではトランジスタの構成に必
要なソース領域、ゲート領域およびドレイン領域
の他に付加的なソース電極と半導体基板もしくは
エピタキシヤル領域を接続する領域はまつたく必
要としない。このため、集積回路装置のチツプサ
イズ縮小を可能にする点でその効果は非常に大き
い。
本発明によれば、必要面積の小さなMOSトラ
ンジスタを得ることができる。
ンジスタを得ることができる。
第１図は本発明の一実施例によるMOSトラン
ジスタの断面図、第２図は従来のMOSトランジ
スタの断面図である。 １，８……Ｎ形半導体基板、２，２′，１２，
１２′……Ｐ形領域、３，１４……ソース電極、
４，１５……ドレイン電極、５，１６……ゲート
電極、６，１３……絶縁膜、７，９……Ｎ形不純
物領域、１０……金属層、１１……Ｎ形エピタキ
シヤル領域。
ジスタの断面図、第２図は従来のMOSトランジ
スタの断面図である。 １，８……Ｎ形半導体基板、２，２′，１２，
１２′……Ｐ形領域、３，１４……ソース電極、
４，１５……ドレイン電極、５，１６……ゲート
電極、６，１３……絶縁膜、７，９……Ｎ形不純
物領域、１０……金属層、１１……Ｎ形エピタキ
シヤル領域。
Claims (1)
- １ 半導体基板上に一導電形の第１不純物領域を
有し、該第１不純物領域上に金属層を有し、前記
金属層上、前記第１不純物領域上および前記半導
体基板上に前記一導電形のエピタキシヤル領域を
有し、該エピタキシヤル領域上に他の導電形のソ
ース及びドレイン領域を、前記ソース領域が前記
金属層と接触するように有し、前記ソース及びド
レイン領域間の前記エピタキシヤル領域上にゲー
ト絶縁膜とその上のゲート電極とを有することを
特徴とするMOSトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010131A JPS61170068A (ja) | 1985-01-23 | 1985-01-23 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010131A JPS61170068A (ja) | 1985-01-23 | 1985-01-23 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61170068A JPS61170068A (ja) | 1986-07-31 |
| JPH0527996B2 true JPH0527996B2 (ja) | 1993-04-22 |
Family
ID=11741730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60010131A Granted JPS61170068A (ja) | 1985-01-23 | 1985-01-23 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170068A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69123797T2 (de) * | 1990-02-22 | 1997-07-03 | Nippon Kokan Kk | Magnetischer fehlstellendetektor für dünne stahlbänder |
| CA2088918C (en) * | 1991-06-04 | 1996-07-02 | Seigo Ando | Magnetic detecting method and apparatus therefor |
-
1985
- 1985-01-23 JP JP60010131A patent/JPS61170068A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61170068A (ja) | 1986-07-31 |
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