JPH0528094A - Ｄｍａデータ転送装置 - Google Patents
Ｄｍａデータ転送装置Info
- Publication number
- JPH0528094A JPH0528094A JP18107191A JP18107191A JPH0528094A JP H0528094 A JPH0528094 A JP H0528094A JP 18107191 A JP18107191 A JP 18107191A JP 18107191 A JP18107191 A JP 18107191A JP H0528094 A JPH0528094 A JP H0528094A
- Authority
- JP
- Japan
- Prior art keywords
- data transfer
- bus
- data
- address
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000010586 diagram Methods 0.000 description 16
- 230000015654 memory Effects 0.000 description 16
- 230000009977 dual effect Effects 0.000 description 14
- 230000006870 function Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 転送動作を並列化すると共に、一時記憶動作
を行わずにデータ転送を行うことにより、ＤＭＡデータ
転送時間の短縮化を図る。 【構成】 バス５１に接続されたデータ転送元６１か
ら、バス５２に接続されたデータ転送先６２へデータＤ
Ａ１０の転送を行う場合、制御信号・アドレス発生回路
４２−１，４２−２から、データ転送元６１及びデータ
転送先６２に対してそれぞれパラレルに制御信号ＣＳｌ
ｌａ，ＣＳｌｌｂ及びアドレスＡＤｌｌａ，ＡＤｌｌｂ
を出力する。そして、バス接続回路４３によってバス５
１と５２を相互に接続する。データ転送元６１から読出
されたデータＤＡ１０は、バス５１、バス制御回路４
３、及びバス５２を介してデータ転送先６２へ送られ
る。
を行わずにデータ転送を行うことにより、ＤＭＡデータ
転送時間の短縮化を図る。 【構成】 バス５１に接続されたデータ転送元６１か
ら、バス５２に接続されたデータ転送先６２へデータＤ
Ａ１０の転送を行う場合、制御信号・アドレス発生回路
４２−１，４２−２から、データ転送元６１及びデータ
転送先６２に対してそれぞれパラレルに制御信号ＣＳｌ
ｌａ，ＣＳｌｌｂ及びアドレスＡＤｌｌａ，ＡＤｌｌｂ
を出力する。そして、バス接続回路４３によってバス５
１と５２を相互に接続する。データ転送元６１から読出
されたデータＤＡ１０は、バス５１、バス制御回路４
３、及びバス５２を介してデータ転送先６２へ送られ
る。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置（ＣＰ
Ｕ）の介在なしに、複数のバス間のデータ転送元からデ
ータ転送先へ、或いは同一のバスに接続されたデータ転
送元からデータ転送先へのデータ転送をパラレル（並
列）に行うデュアルアドレス型等のＤＭＡ（direct mem
ory access）データ転送装置に関するものである。
Ｕ）の介在なしに、複数のバス間のデータ転送元からデ
ータ転送先へ、或いは同一のバスに接続されたデータ転
送元からデータ転送先へのデータ転送をパラレル（並
列）に行うデュアルアドレス型等のＤＭＡ（direct mem
ory access）データ転送装置に関するものである。
【０００２】
【従来の技術】従来、この種のＤＭＡデータ転送装置で
は、例えば図２から図５に示すようなものがあった。以
下、その構成を図を用いて説明する。
は、例えば図２から図５に示すようなものがあった。以
下、その構成を図を用いて説明する。
【０００３】図２は、従来のデュアルアドレス型ＤＭＡ
データ転送装置の構成ブロック図である。
データ転送装置の構成ブロック図である。
【０００４】このＤＭＡデータ転送装置１０は、二つの
バス２１，２２間のデュアルアドレスのＤＭＡ転送を行
う装置である。一方のバス２１には、メモリやコントロ
ーラ等のデータ転送元３１が接続され、他方のバス２２
にも、メモリやコントローラ等のデータ転送先３２が接
続されている。
バス２１，２２間のデュアルアドレスのＤＭＡ転送を行
う装置である。一方のバス２１には、メモリやコントロ
ーラ等のデータ転送元３１が接続され、他方のバス２２
にも、メモリやコントローラ等のデータ転送先３２が接
続されている。
【０００５】このバス２１，２２間に接続されたＤＭＡ
データ転送装置１０は、図示しないＣＰＵにより動作が
制御されるもので、データ転送元３１に対して制御信号
ＣＳｌａ及びアドレスＡＤｌａを出力すると共に、デー
タ転送先３２に対して制御信号ＣＳｌｂ及びアドレスＡ
Ｄｌｂを出力する機能を有し、さらにデータ転送元３１
からの読出しデータＤＡを一時記憶してデータ転送先３
２へ出力するメモリ１１を備えている。
データ転送装置１０は、図示しないＣＰＵにより動作が
制御されるもので、データ転送元３１に対して制御信号
ＣＳｌａ及びアドレスＡＤｌａを出力すると共に、デー
タ転送先３２に対して制御信号ＣＳｌｂ及びアドレスＡ
Ｄｌｂを出力する機能を有し、さらにデータ転送元３１
からの読出しデータＤＡを一時記憶してデータ転送先３
２へ出力するメモリ１１を備えている。
【０００６】図３は、図２の動作の時間経過を示す図で
あり、この図を参照しつつ、図２のデータ転送動作を説
明する。
あり、この図を参照しつつ、図２のデータ転送動作を説
明する。
【０００７】デュアルアドレスＤＭＡ転送において、Ｄ
ＭＡデータ転送装置１０では、データ転送元３１及びデ
ータ転送先３２に対してアクセスを行う場合、それらに
アドレスＡＤｌａ，ＡＤｌｂをそれぞれ出力する必要が
ある。
ＭＡデータ転送装置１０では、データ転送元３１及びデ
ータ転送先３２に対してアクセスを行う場合、それらに
アドレスＡＤｌａ，ＡＤｌｂをそれぞれ出力する必要が
ある。
【０００８】データ転送元３１からデータ転送先３２へ
データＤＡを転送する場合、図３（１）に示すように、
ＤＭＡデータ転送装置１０は、バス２１側のデータ転送
元３１の制御信号ＣＳｌａ及びアドレスＡＤｌａを出力
する。データ転送元３１では、図３（２）に示すよう
に、制御信号ＣＳｌａによって読出し動作を行い、入力
されたアドレスＡＤｌａのデータＤＡをバス２１へ出力
し、そのデータＤＡがＤＭＡデータ転送装置１０内のメ
モリ１１に一時記憶される。
データＤＡを転送する場合、図３（１）に示すように、
ＤＭＡデータ転送装置１０は、バス２１側のデータ転送
元３１の制御信号ＣＳｌａ及びアドレスＡＤｌａを出力
する。データ転送元３１では、図３（２）に示すよう
に、制御信号ＣＳｌａによって読出し動作を行い、入力
されたアドレスＡＤｌａのデータＤＡをバス２１へ出力
し、そのデータＤＡがＤＭＡデータ転送装置１０内のメ
モリ１１に一時記憶される。
【０００９】次に、ＤＭＡデータ転送装置１０では、図
３（３）に示すように、バス２２側のデータ転送先３２
の制御信号ＣＳｌｂ及びアドレスＡＤｌｂを出力する。
すると、制御信号ＣＳｌｂによってデータ転送先３２が
動作を開始し、図３（４）に示すように、メモリ１１か
らバス２２へ記憶データＤＡを出力すると、そのデータ
ＤＡがデータ転送先３２のアドレスＡＤｌｂに格納され
る。
３（３）に示すように、バス２２側のデータ転送先３２
の制御信号ＣＳｌｂ及びアドレスＡＤｌｂを出力する。
すると、制御信号ＣＳｌｂによってデータ転送先３２が
動作を開始し、図３（４）に示すように、メモリ１１か
らバス２２へ記憶データＤＡを出力すると、そのデータ
ＤＡがデータ転送先３２のアドレスＡＤｌｂに格納され
る。
【００１０】図４は、従来の他のデュアルアドレス型Ｄ
ＭＡデータ転送装置の構成ブロック図である。
ＭＡデータ転送装置の構成ブロック図である。
【００１１】このＤＭＡデータ転送装置１０Ａは、図示
しないＣＰＵの制御により、一つのバス２１に接続され
たデータ転送元３１からデータ転送先３２へのデュアル
アドレスのＤＭＡ転送を行う機能を有し、制御信号ＣＳ
ｌａ，ＣＳｌｂ及びアドレスＡＤｌａ，ＡＤｌｂを出力
する機能を有すると共に、データＤＡを一時記憶するメ
モリ１１Ａを備えている。
しないＣＰＵの制御により、一つのバス２１に接続され
たデータ転送元３１からデータ転送先３２へのデュアル
アドレスのＤＭＡ転送を行う機能を有し、制御信号ＣＳ
ｌａ，ＣＳｌｂ及びアドレスＡＤｌａ，ＡＤｌｂを出力
する機能を有すると共に、データＤＡを一時記憶するメ
モリ１１Ａを備えている。
【００１２】図５は、図４の動作の時間経過を示す図で
あり、この図を参照しつつ、図４のデータ転送動作を説
明する。
あり、この図を参照しつつ、図４のデータ転送動作を説
明する。
【００１３】データ転送元３１からデータ転送先３２へ
デュアルアドレスのＤＭＡ転送を行う場合、ＤＭＡデー
タ転送装置１０Ａでは、図５（１）に示すように、デー
タ転送元３１の制御信号ＣＳｌａ及びアドレスＡＤｌａ
を出力する。データ転送元３１では、図５（２）に示す
ように、制御信号ＣＳｌａにより動作を開始し、アドレ
スＡＤｌａのデータＤＡをバス２１へ出力する。
デュアルアドレスのＤＭＡ転送を行う場合、ＤＭＡデー
タ転送装置１０Ａでは、図５（１）に示すように、デー
タ転送元３１の制御信号ＣＳｌａ及びアドレスＡＤｌａ
を出力する。データ転送元３１では、図５（２）に示す
ように、制御信号ＣＳｌａにより動作を開始し、アドレ
スＡＤｌａのデータＤＡをバス２１へ出力する。
【００１４】バス２１上のデータＤＡは、ＤＭＡデータ
転送装置１０Ａ内のメモリ１１Ａに一時記憶される。Ｄ
ＭＡデータ転送装置１０Ａは、図５（３）に示すよう
に、データ転送先３２の制御信号ＣＳｌｂ及びアドレス
ＣＳｌａを出力する。すると、図５（４）に示すよう
に、データ転送先３２が動作を開始し、メモリ１１Ａに
記憶されたデータＤＡが、バス２１を介してデータ転送
先３２のアドレスＡＤｌｂへ格納される。
転送装置１０Ａ内のメモリ１１Ａに一時記憶される。Ｄ
ＭＡデータ転送装置１０Ａは、図５（３）に示すよう
に、データ転送先３２の制御信号ＣＳｌｂ及びアドレス
ＣＳｌａを出力する。すると、図５（４）に示すよう
に、データ転送先３２が動作を開始し、メモリ１１Ａに
記憶されたデータＤＡが、バス２１を介してデータ転送
先３２のアドレスＡＤｌｂへ格納される。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
装置では次のような課題があった。
装置では次のような課題があった。
【００１６】（ａ）従来の図２のＤＭＡデータ転送装置
１０では、データ転送時において、バス２１に対してデ
ータ転送元３１の制御信号ＣＳｌａ及びアドレスＡＤｌ
ａを出力し、該データ転送元３１より出力されたデータ
ＤＡをメモリ１１に一時記憶する。そして、ＤＭＡデー
タ転送装置１０は、バス２２に対してデータ転送先３２
の制御信号ＣＳｌｂ及びアドレスＡＤｌｂを出力し、メ
モリ１１に一時記憶したデータＤＡを出力するといった
動作を直列に行うと共に、一時データＤＡを記憶すると
いう動作を行う。そのため、データ転送時間が長くなる
という問題があった。
１０では、データ転送時において、バス２１に対してデ
ータ転送元３１の制御信号ＣＳｌａ及びアドレスＡＤｌ
ａを出力し、該データ転送元３１より出力されたデータ
ＤＡをメモリ１１に一時記憶する。そして、ＤＭＡデー
タ転送装置１０は、バス２２に対してデータ転送先３２
の制御信号ＣＳｌｂ及びアドレスＡＤｌｂを出力し、メ
モリ１１に一時記憶したデータＤＡを出力するといった
動作を直列に行うと共に、一時データＤＡを記憶すると
いう動作を行う。そのため、データ転送時間が長くなる
という問題があった。
【００１７】（ｂ）図４のＤＭＡデータ転送装置１０Ａ
では、図２と同様に、データ転送時に、データ転送元３
１の制御信号ＣＳｌａ及びアドレスＡＤｌａを出力し、
該データ転送元３１より出力されたデータＤＡをメモリ
１１Ａに一時記憶する。そして、ＤＭＡデータ転送装置
１０Ａは、データ転送先３２の制御信号ＣＳｌｂ及びア
ドレスＡＤｌｂを出力し、メモリ１１Ａに一時記憶した
データＤＡを出力するといった動作を直列に行うと共
に、メモリ１１ＡにデータＤＡを一時記憶するという動
作が必要である。そのため、前記（ａ）と同様に、デー
タ転送時間が長くなるという問題があった。
では、図２と同様に、データ転送時に、データ転送元３
１の制御信号ＣＳｌａ及びアドレスＡＤｌａを出力し、
該データ転送元３１より出力されたデータＤＡをメモリ
１１Ａに一時記憶する。そして、ＤＭＡデータ転送装置
１０Ａは、データ転送先３２の制御信号ＣＳｌｂ及びア
ドレスＡＤｌｂを出力し、メモリ１１Ａに一時記憶した
データＤＡを出力するといった動作を直列に行うと共
に、メモリ１１ＡにデータＤＡを一時記憶するという動
作が必要である。そのため、前記（ａ）と同様に、デー
タ転送時間が長くなるという問題があった。
【００１８】本発明は、前記従来技術が持っていた課題
として、転送動作を直列に行い、さらに転送データを一
時記憶するためにデータ転送時間が長くなるという点に
ついて解決したＤＭＡデータ転送装置を提供するもので
ある。
として、転送動作を直列に行い、さらに転送データを一
時記憶するためにデータ転送時間が長くなるという点に
ついて解決したＤＭＡデータ転送装置を提供するもので
ある。
【００１９】
【課題を解決するための手段】第１の発明は前記課題を
解決するために、複数のバス間のデータ転送を行うＤＭ
Ａデータ転送装置において、データ転送時に制御信号及
びアドレスを前記各バス側のデータ転送元及びデータ転
送先へそれぞれ並列に出力する制御信号・アドレス発生
回路と、前記複数のバス間を接続して前記データ転送元
側のバスから前記データ転送先側のバスへのデータ転送
を行うバス接続回路とを、備えている。第２の発明は、
バスに接続されたデータ転送元からデータ転送先へのデ
ータ転送を行うＤＭＡデータ転送装置において、データ
転送時に制御信号及びアドレスを前記データ転送元及び
データ転送先へそれぞれ並列に出力する制御信号・アド
レス発生回路と、前記制御信号及びアドレスの出力時に
前記バスを前記データ転送元と前記データ転送先との間
で分割し、かつその分割したバス間を前記データ転送時
に接続するバス分割・接続回路とを、備えている。
解決するために、複数のバス間のデータ転送を行うＤＭ
Ａデータ転送装置において、データ転送時に制御信号及
びアドレスを前記各バス側のデータ転送元及びデータ転
送先へそれぞれ並列に出力する制御信号・アドレス発生
回路と、前記複数のバス間を接続して前記データ転送元
側のバスから前記データ転送先側のバスへのデータ転送
を行うバス接続回路とを、備えている。第２の発明は、
バスに接続されたデータ転送元からデータ転送先へのデ
ータ転送を行うＤＭＡデータ転送装置において、データ
転送時に制御信号及びアドレスを前記データ転送元及び
データ転送先へそれぞれ並列に出力する制御信号・アド
レス発生回路と、前記制御信号及びアドレスの出力時に
前記バスを前記データ転送元と前記データ転送先との間
で分割し、かつその分割したバス間を前記データ転送時
に接続するバス分割・接続回路とを、備えている。
【００２０】
【作用】第１の発明によれば、以上のようにＤＭＡデー
タ転送装置を構成したので、制御信号・アドレス発生回
路は、データ転送元及びデータ転送先に対してパラレル
に制御信号及びアドレスをそれぞれ出力する。すると、
データ転送元からデータが読出され、バス間を接続する
バス接続回路を介してデータ転送先へ転送され、そこに
格納される。
タ転送装置を構成したので、制御信号・アドレス発生回
路は、データ転送元及びデータ転送先に対してパラレル
に制御信号及びアドレスをそれぞれ出力する。すると、
データ転送元からデータが読出され、バス間を接続する
バス接続回路を介してデータ転送先へ転送され、そこに
格納される。
【００２１】第２の発明によれば、データ転送元からデ
ータ転送先へデータを転送する場合、バス分割・接続回
路によってバスをデータ転送元側とデータ転送先側とに
分離した後、制御信号・アドレス発生回路からデータ転
送元及びデータ転送先に対してパラレルに制御信号及び
アドレスをそれぞれ出力する。すると、データ転送元か
ら読出されたデータが、バスの分割箇所を接続するバス
分割・接続回路を介して、直接データ転送先へ転送さ
れ、そこに格納される。従って、前記課題を解決できる
のである。
ータ転送先へデータを転送する場合、バス分割・接続回
路によってバスをデータ転送元側とデータ転送先側とに
分離した後、制御信号・アドレス発生回路からデータ転
送元及びデータ転送先に対してパラレルに制御信号及び
アドレスをそれぞれ出力する。すると、データ転送元か
ら読出されたデータが、バスの分割箇所を接続するバス
分割・接続回路を介して、直接データ転送先へ転送さ
れ、そこに格納される。従って、前記課題を解決できる
のである。
【００２２】
【実施例】図１は、本発明の第１の実施例を示すデュア
ルアドレス型ＤＭＡデータ転送装置の構成ブロック図で
ある。
ルアドレス型ＤＭＡデータ転送装置の構成ブロック図で
ある。
【００２３】このＤＭＡデータ転送装置４０は、二つの
バス５１，５２間のデュアルアドレスのＤＭＡ転送を行
う装置であり、その各バス５１，５２には、アドレスで
区別されたメモリやコントローラ等のデータ転送元６１
とデータ転送先６２とがそれぞれ接続されている。
バス５１，５２間のデュアルアドレスのＤＭＡ転送を行
う装置であり、その各バス５１，５２には、アドレスで
区別されたメモリやコントローラ等のデータ転送元６１
とデータ転送先６２とがそれぞれ接続されている。
【００２４】ＤＭＡデータ転送装置４０は、図示しない
ＣＰＵにより動作が制御されるもので、装置全体の制御
を行う制御部４１と、該制御部４１によって制御される
制御信号・アドレス発生回路４２−１，４２−２及びバ
ス接続回路４３とを備えている。
ＣＰＵにより動作が制御されるもので、装置全体の制御
を行う制御部４１と、該制御部４１によって制御される
制御信号・アドレス発生回路４２−１，４２−２及びバ
ス接続回路４３とを備えている。
【００２５】一方の制御信号・アドレス発生回路４２−
１は、所定のタイミングでデータ転送元６１に対して制
御信号ＣＳｌｌａ及びアドレスＡＤｌｌａを出力する回
路であり、同様に他方の制御信号・アドレス発生回路４
２−２は、データ転送先６２に対して制御信号ＣＳｌｌ
ｂ及びアドレスＡＤｌｌｂを出力する回路である。バス
接続回路４３は、所定のタイミングでバス５１と５２間
を接続する回路であり、バス５１上に読出されたデータ
転送元６１のデータＤＡ１０を、バス５２へ転送する回
路である。
１は、所定のタイミングでデータ転送元６１に対して制
御信号ＣＳｌｌａ及びアドレスＡＤｌｌａを出力する回
路であり、同様に他方の制御信号・アドレス発生回路４
２−２は、データ転送先６２に対して制御信号ＣＳｌｌ
ｂ及びアドレスＡＤｌｌｂを出力する回路である。バス
接続回路４３は、所定のタイミングでバス５１と５２間
を接続する回路であり、バス５１上に読出されたデータ
転送元６１のデータＤＡ１０を、バス５２へ転送する回
路である。
【００２６】図６は、図１の動作の時間経過を示す図で
あり、この図を参照しつつ、図１のデータ転送動作を説
明する。
あり、この図を参照しつつ、図１のデータ転送動作を説
明する。
【００２７】デュアルアドレスＤＭＡ転送を行う場合、
ＤＭＡデータ転送装置４０では、データ転送元６１及び
データ転送先６２にアクセスするためにアドレスＡＤｌ
ｌａ，ＡＤｌｌｂを出力する必要がある。データ転送元
６１からデータ転送先６２へデータＤＡ１０を転送する
場合、ＤＭＡデータ転送装置４０内の制御信号・アドレ
ス発生回路４２−１，４２−２は、図６（１）に示すよ
うに、バス５１側のデータ転送元６１、及びバス５２側
のデータ転送先６２に対してパラレルに制御信号ＣＳｌ
ｌａ，ＣＳｌｌｂ及びアドレスＡＤｌｌａ，ＡＤｌｌｂ
をそれぞれ出力する。
ＤＭＡデータ転送装置４０では、データ転送元６１及び
データ転送先６２にアクセスするためにアドレスＡＤｌ
ｌａ，ＡＤｌｌｂを出力する必要がある。データ転送元
６１からデータ転送先６２へデータＤＡ１０を転送する
場合、ＤＭＡデータ転送装置４０内の制御信号・アドレ
ス発生回路４２−１，４２−２は、図６（１）に示すよ
うに、バス５１側のデータ転送元６１、及びバス５２側
のデータ転送先６２に対してパラレルに制御信号ＣＳｌ
ｌａ，ＣＳｌｌｂ及びアドレスＡＤｌｌａ，ＡＤｌｌｂ
をそれぞれ出力する。
【００２８】すると、図６（２）に示すように、制御信
号ＣＳｌｌａによってデータ転送元６１が動作し、アド
レスＡＤｌｌａで指定された該データ転送元６１内のデ
ータＤＡ１０がバス５１へ読出される。また、データ転
送先６２では、制御信号ＣＳｌｌｂにより動作を開始す
る。そして、バス接続回路４３によってバス５１と５２
間が接続され、データ転送元６１からバス５１へ読出さ
れたデータＤＡ１０が、バス制御回路４３を介してバス
５２へ転送され、そのバス５２上のデータＤＡ１０が、
データ転送先６２のアドレスＡＤｌｌｂへ格納される。
号ＣＳｌｌａによってデータ転送元６１が動作し、アド
レスＡＤｌｌａで指定された該データ転送元６１内のデ
ータＤＡ１０がバス５１へ読出される。また、データ転
送先６２では、制御信号ＣＳｌｌｂにより動作を開始す
る。そして、バス接続回路４３によってバス５１と５２
間が接続され、データ転送元６１からバス５１へ読出さ
れたデータＤＡ１０が、バス制御回路４３を介してバス
５２へ転送され、そのバス５２上のデータＤＡ１０が、
データ転送先６２のアドレスＡＤｌｌｂへ格納される。
【００２９】以上のように、この第１の実施例では、制
御信号・アドレス発生回路４２−１，４２−２から、デ
ータ転送元６１及びデータ転送先６２へパラレルに制御
信号ＣＳｌｌａ，ＣＳｌｌｂ及びアドレスＡＤｌｌａ，
ＡＤｌｌｂを出力した後、バス５１と５２間をバス接続
回路４３で接続するようにしたので、データ転送元６１
及びデータ転送先６２が同時に動作を開始し、該データ
転送元６１からデータ転送先６２へ、バス接続回路４３
を介してデータＤＡ１０が転送される。そのため、バス
５１と５２間のデュアルアドレスＤＭＡデータ転送の時
間を短縮できる。 図７は、本発明の第２の実施例を示
すデュアルアドレス型ＤＭＡデータ転送装置の構成ブロ
ック図であり、図１中の要素と共通の要素には共通の符
号が付されている。
御信号・アドレス発生回路４２−１，４２−２から、デ
ータ転送元６１及びデータ転送先６２へパラレルに制御
信号ＣＳｌｌａ，ＣＳｌｌｂ及びアドレスＡＤｌｌａ，
ＡＤｌｌｂを出力した後、バス５１と５２間をバス接続
回路４３で接続するようにしたので、データ転送元６１
及びデータ転送先６２が同時に動作を開始し、該データ
転送元６１からデータ転送先６２へ、バス接続回路４３
を介してデータＤＡ１０が転送される。そのため、バス
５１と５２間のデュアルアドレスＤＭＡデータ転送の時
間を短縮できる。 図７は、本発明の第２の実施例を示
すデュアルアドレス型ＤＭＡデータ転送装置の構成ブロ
ック図であり、図１中の要素と共通の要素には共通の符
号が付されている。
【００３０】このＤＭＡデータ転送装置７０は、図示し
ないＣＰＵにより制御され、一つのバス５１に接続され
たデータ転送元６１からデータ転送先６２へのデュアル
アドレスのＤＭＡ転送を行う装置である。即ち、このＤ
ＭＡデータ転送装置７０は、図示しないＣＰＵで制御さ
れ装置全体の動作制御を行う制御部７１と、該制御部７
１によって制御される二つの制御信号・アドレス発生回
路７２−１，７２−２及びバス分割・接続回路７３とを
備えている。
ないＣＰＵにより制御され、一つのバス５１に接続され
たデータ転送元６１からデータ転送先６２へのデュアル
アドレスのＤＭＡ転送を行う装置である。即ち、このＤ
ＭＡデータ転送装置７０は、図示しないＣＰＵで制御さ
れ装置全体の動作制御を行う制御部７１と、該制御部７
１によって制御される二つの制御信号・アドレス発生回
路７２−１，７２−２及びバス分割・接続回路７３とを
備えている。
【００３１】一方の制御信号・アドレス発生回路７２−
１はデータ転送元６１に対して制御信号ＣＳｌｌａ及び
アドレスＡＤｌｌａを出力する回路であり、他方の制御
信号・アドレス発生回路７２−２も、データ転送先６２
に対して制御信号ＣＳｌｌｂ及びアドレスＡＤｌｌｂを
出力する回路である。バス分割・接続回路７３は、バス
５１のデータ転送元６１側とデータ転送先６２側との間
に設けられ、所定のタイミングで該バス５１の分割とそ
の接続を行う機能を有している。
１はデータ転送元６１に対して制御信号ＣＳｌｌａ及び
アドレスＡＤｌｌａを出力する回路であり、他方の制御
信号・アドレス発生回路７２−２も、データ転送先６２
に対して制御信号ＣＳｌｌｂ及びアドレスＡＤｌｌｂを
出力する回路である。バス分割・接続回路７３は、バス
５１のデータ転送元６１側とデータ転送先６２側との間
に設けられ、所定のタイミングで該バス５１の分割とそ
の接続を行う機能を有している。
【００３２】図８は、図７の動作の時間経過を示す図で
あり、この図を参照しつつ、図７のデータ転送動作を説
明する。
あり、この図を参照しつつ、図７のデータ転送動作を説
明する。
【００３３】データ転送元６１からデータ転送先６２へ
データＤＡ１０の転送を行う場合、図８（１）に示すよ
うに、バス分割・接続回路７３が、バス５１のデータ転
送元６１側とデータ転送先６２側とに分割して切り離
す。そして、制御信号・アドレス発生回路７２−１，７
２−２が、データ転送元６１に対して制御信号ＣＳ１１
ａ及びアドレスＡＤｌｌａを出力すると共に、データ転
送先６２に対して制御信号ＣＳｌｌｂ及びアドレスＡＤ
ｌｌｂを出力する。これにより、データ転送元６１及び
データ転送先６２の動作が開始する。
データＤＡ１０の転送を行う場合、図８（１）に示すよ
うに、バス分割・接続回路７３が、バス５１のデータ転
送元６１側とデータ転送先６２側とに分割して切り離
す。そして、制御信号・アドレス発生回路７２−１，７
２−２が、データ転送元６１に対して制御信号ＣＳ１１
ａ及びアドレスＡＤｌｌａを出力すると共に、データ転
送先６２に対して制御信号ＣＳｌｌｂ及びアドレスＡＤ
ｌｌｂを出力する。これにより、データ転送元６１及び
データ転送先６２の動作が開始する。
【００３４】次に、バス分割・接続回路７３によってバ
ス５１のデータ転送元６１側とデータ転送先６２側とが
相互に接続される。そして、データ転送元６１のアドレ
スＡＤｌｌａから、データＤＡ１０がバス５１へ読出さ
れ、該バス５１上のデータＤＡ１０が、バス分割・接続
回路７３を介してデータ転送先６２側のバス５１へ転送
される。バス５１上のデータＤＡ１０は、データ転送先
６２のアドレスＡＤｌｌｂへ格納される。
ス５１のデータ転送元６１側とデータ転送先６２側とが
相互に接続される。そして、データ転送元６１のアドレ
スＡＤｌｌａから、データＤＡ１０がバス５１へ読出さ
れ、該バス５１上のデータＤＡ１０が、バス分割・接続
回路７３を介してデータ転送先６２側のバス５１へ転送
される。バス５１上のデータＤＡ１０は、データ転送先
６２のアドレスＡＤｌｌｂへ格納される。
【００３５】以上のように、この第２の実施例によれ
ば、制御信号・アドレス発生回路７２−１，７２−２か
らデータ転送元６１及びデータ転送先６２に対して制御
信号ＣＳｌｌａ，ＣＳｌｌｂ及びアドレスＡＤｌｌａ，
ＡＤｌｌｂをそれぞれパラレルに出力すると共に、バス
５１のデータ転送元６１側とデータ転送先６２側とをバ
ス分割・接続回路７３で分割及び接続を行うようにした
ので、データ転送元６１から読出したデータＤＡ１０を
一時記憶することなく、バス分割・接続回路７３を介し
て直接データ転送先６２へ転送でき、それによってデュ
アルアドレスＤＭＡデータ転送の時間を短縮できる。
ば、制御信号・アドレス発生回路７２−１，７２−２か
らデータ転送元６１及びデータ転送先６２に対して制御
信号ＣＳｌｌａ，ＣＳｌｌｂ及びアドレスＡＤｌｌａ，
ＡＤｌｌｂをそれぞれパラレルに出力すると共に、バス
５１のデータ転送元６１側とデータ転送先６２側とをバ
ス分割・接続回路７３で分割及び接続を行うようにした
ので、データ転送元６１から読出したデータＤＡ１０を
一時記憶することなく、バス分割・接続回路７３を介し
て直接データ転送先６２へ転送でき、それによってデュ
アルアドレスＤＭＡデータ転送の時間を短縮できる。
【００３６】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。
【００３７】（ｉ） 図１では、ＤＭＡデータ転送装置
４０により、二つのバス５１，５２間のデータ転送を制
御するようにしたが、このＤＭＡデータ転送装置４０で
３つ以上のバス間のデータ転送を行うようにしてもよ
い。この際、そのバスの本数に応じて制御信号・アドレ
ス発生回路４２−１，４２−２の数を増加すればよい。 （ii） 図７において、一つのバス５１にデータ転送元
６１とデータ転送先６２とを接続しているが、このバス
５１に複数のデータ転送元６１及びデータ転送先６２を
接続してそれらの間のデータ転送を制御するようにして
もよい。この場合、そのデータ転送元６１及びデータ転
送先６２の数に応じて制御信号・アドレス発生回路７２
−１，７２−２を増加すればよい。
４０により、二つのバス５１，５２間のデータ転送を制
御するようにしたが、このＤＭＡデータ転送装置４０で
３つ以上のバス間のデータ転送を行うようにしてもよ
い。この際、そのバスの本数に応じて制御信号・アドレ
ス発生回路４２−１，４２−２の数を増加すればよい。 （ii） 図７において、一つのバス５１にデータ転送元
６１とデータ転送先６２とを接続しているが、このバス
５１に複数のデータ転送元６１及びデータ転送先６２を
接続してそれらの間のデータ転送を制御するようにして
もよい。この場合、そのデータ転送元６１及びデータ転
送先６２の数に応じて制御信号・アドレス発生回路７２
−１，７２−２を増加すればよい。
【００３８】（iii) 図１及び図７では、制御信号・ア
ドレス発生回路４２−１，４２−２，７２−１，７２−
２をそれぞれ２個ずつ設けているが、それらを各１個の
回路ブロックで構成することも可能である。その他、Ｄ
ＭＡの転送精度を向上するために、他の機能ブロックを
ＤＭＡデータ転送装置４０，７０内に設けてもよい。
ドレス発生回路４２−１，４２−２，７２−１，７２−
２をそれぞれ２個ずつ設けているが、それらを各１個の
回路ブロックで構成することも可能である。その他、Ｄ
ＭＡの転送精度を向上するために、他の機能ブロックを
ＤＭＡデータ転送装置４０，７０内に設けてもよい。
【００３９】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、制御信号・アドレス発生回路及びバス接続回
路を設けたので、制御信号・アドレス発生回路から、デ
ータ転送元及びデータ転送先に対してパラレルに制御信
号及びアドレスを出力し、該データ転送元及びデータ転
送先をパラレルに動作させることができる。そして、デ
ータ転送先から読出したデータを、一時記憶することな
く、バス接続回路を介して直接データ転送先へ転送で
き、それによってＤＭＡデータ転送時間を大幅に短縮で
きる。
によれば、制御信号・アドレス発生回路及びバス接続回
路を設けたので、制御信号・アドレス発生回路から、デ
ータ転送元及びデータ転送先に対してパラレルに制御信
号及びアドレスを出力し、該データ転送元及びデータ転
送先をパラレルに動作させることができる。そして、デ
ータ転送先から読出したデータを、一時記憶することな
く、バス接続回路を介して直接データ転送先へ転送で
き、それによってＤＭＡデータ転送時間を大幅に短縮で
きる。
【００４０】第２の発明によれば、制御信号・アドレス
発生回路及びバス分割・接続回路を設けたので、バス分
割・接続回路によってバスを分割しておき、該制御信号
・アドレス発生回路からデータ転送元及びデータ転送先
に対してパラレルに制御信号及びアドレスを出力するこ
とができる。そして、バス分割・接続回路によって分割
したバス間を接続した後、データ転送元６１から読出さ
れたデータを、一時記憶することなく、直接、バス分割
・接続回路を介してデータ転送先へ転送でき、それによ
ってＤＭＡデータ転送の時間を大幅に短縮できる。
発生回路及びバス分割・接続回路を設けたので、バス分
割・接続回路によってバスを分割しておき、該制御信号
・アドレス発生回路からデータ転送元及びデータ転送先
に対してパラレルに制御信号及びアドレスを出力するこ
とができる。そして、バス分割・接続回路によって分割
したバス間を接続した後、データ転送元６１から読出さ
れたデータを、一時記憶することなく、直接、バス分割
・接続回路を介してデータ転送先へ転送でき、それによ
ってＤＭＡデータ転送の時間を大幅に短縮できる。
【図１】本発明の第１の実施例を示すＤＭＡデータ転送
装置の構成ブロック図である。
装置の構成ブロック図である。
【図２】従来のＤＭＡデータ転送装置の構成ブロック図
である。
である。
【図３】図２の動作の時間経過を示す図である。
【図４】従来の他のＤＭＡデータ転送装置の構成ブロッ
ク図である。
ク図である。
【図５】図４の動作の時間経過を示す図である。
【図６】図１の動作の時間経過を示す図である。
【図７】本発明の第２の実施例を示すＤＭＡデータ転送
装置の構成ブロック図である。
装置の構成ブロック図である。
【図８】図７の動作の時間経過を示す図である。
４０，７０ ＤＭＡデー
タ転送装置 ４１，７１ 制御部 ４２−１，４２−２，７２−１，７２−２ 制御信号・
アドレス発生回路 ４３ バス接続回
路 ５１，５２ バス ６１ データ転送
元 ６２ データ転送
先 ７３ バス分割・
接続回路
タ転送装置 ４１，７１ 制御部 ４２−１，４２−２，７２−１，７２−２ 制御信号・
アドレス発生回路 ４３ バス接続回
路 ５１，５２ バス ６１ データ転送
元 ６２ データ転送
先 ７３ バス分割・
接続回路
Claims (2)
- 【請求項１】 複数のバス間のデータ転送を行うＤＭＡ
データ転送装置において、 データ転送時に制御信号及びアドレスを前記各バス側の
データ転送元及びデータ転送先へそれぞれ並列に出力す
る制御信号・アドレス発生回路と、 前記複数のバス間を接続して前記データ転送元側のバス
から前記データ転送先側のバスへのデータ転送を行うバ
ス接続回路とを、 備えたことを特徴とするＤＭＡデータ転送装置。 - 【請求項２】 バスに接続されたデータ転送元からデー
タ転送先へのデータ転送を行うＤＭＡデータ転送装置に
おいて、 データ転送時に制御信号及びアドレスを前記データ転送
元及びデータ転送先へそれぞれ並列に出力する制御信号
・アドレス発生回路と、 前記制御信号及びアドレスの出力時に前記バスを前記デ
ータ転送元と前記データ転送先との間で分割し、かつそ
の分割したバス間を前記データ転送時に接続するバス分
割・接続回路とを、 備えたことを特徴とするＤＭＡデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18107191A JPH0528094A (ja) | 1991-07-22 | 1991-07-22 | Ｄｍａデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18107191A JPH0528094A (ja) | 1991-07-22 | 1991-07-22 | Ｄｍａデータ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528094A true JPH0528094A (ja) | 1993-02-05 |
Family
ID=16094297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18107191A Withdrawn JPH0528094A (ja) | 1991-07-22 | 1991-07-22 | Ｄｍａデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528094A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6142662A (en) * | 1998-06-16 | 2000-11-07 | New Jersey Institute Of Technology | Apparatus and method for simultaneously determining thermal conductivity and thermal contact resistance |
-
1991
- 1991-07-22 JP JP18107191A patent/JPH0528094A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6142662A (en) * | 1998-06-16 | 2000-11-07 | New Jersey Institute Of Technology | Apparatus and method for simultaneously determining thermal conductivity and thermal contact resistance |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3108080B2 (ja) | アクセス制御回路装置 | |
| JPH0528094A (ja) | Ｄｍａデータ転送装置 | |
| JPS6242306B2 (ja) | ||
| JPH024021B2 (ja) | ||
| JPS59183455A (ja) | マルチコンピユ−タシステム | |
| JP2583586B2 (ja) | バス制御方法 | |
| JPS6362064A (ja) | バス変換装置 | |
| JPH0756803A (ja) | 高速ｄｍａ転送装置 | |
| JPS58181134A (ja) | デ−タ転送回路 | |
| JPS58101361A (ja) | デ−タ処理装置 | |
| JPS58139234A (ja) | 信号入力方式 | |
| JPH0325540A (ja) | 拡張記憶システム | |
| JP2706082B2 (ja) | アドレスバス制御方法 | |
| JPH05159042A (ja) | 画像処理装置 | |
| JPS58146921A (ja) | バス結合システムの高速デ−タ転送装置 | |
| JPS63223852A (ja) | 情報処理装置 | |
| JPH05334246A (ja) | データ転送システム | |
| JPH01248207A (ja) | 数値制御装置 | |
| JPS63132363A (ja) | アドレス転送方式 | |
| JPS6126104B2 (ja) | ||
| JPS6140658A (ja) | デ−タ処理装置 | |
| JPH03156552A (ja) | ダイレクトメモリアクセス制御回路方式 | |
| JPH01113848A (ja) | メモリアクセス制御方式 | |
| JPH0232450A (ja) | キャッシュメモリ制御方式 | |
| JPS5829032A (ja) | デ−タ転送方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |