JPH03156552A - ダイレクトメモリアクセス制御回路方式 - Google Patents
ダイレクトメモリアクセス制御回路方式Info
- Publication number
- JPH03156552A JPH03156552A JP29572389A JP29572389A JPH03156552A JP H03156552 A JPH03156552 A JP H03156552A JP 29572389 A JP29572389 A JP 29572389A JP 29572389 A JP29572389 A JP 29572389A JP H03156552 A JPH03156552 A JP H03156552A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- access
- dma
- memory
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- XREKLQOUFWBSFH-UHFFFAOYSA-N dimethyl 2-acetylbutanedioate Chemical compound COC(=O)CC(C(C)=O)C(=O)OC XREKLQOUFWBSFH-UHFFFAOYSA-N 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はダイレクトメモリアクセス（以後、ＤＭＡと略
記する。）制御回路に関し、特にＤＭＡコントロー２か
らメモリへのデータ転送に関する。
記する。）制御回路に関し、特にＤＭＡコントロー２か
らメモリへのデータ転送に関する。
（従来の技術）
従来、この種のＤＭＡアクセス制御回路方式では、ＤＭ
Ａコントローラがメモリにアクセスしているときには、
ＣＰＵはメモリにアクセスできず、待ち状態に保たれて
いる。逆に、ＣＰＵがメモリにアクセスしているときに
は、ＤＭＡデータ転送が実行できない。つまり、ＤＭＡ
データ転送と同時に、ＣＰＵがメモリ領域にアクセスで
きないと云う構成になっていた。
Ａコントローラがメモリにアクセスしているときには、
ＣＰＵはメモリにアクセスできず、待ち状態に保たれて
いる。逆に、ＣＰＵがメモリにアクセスしているときに
は、ＤＭＡデータ転送が実行できない。つまり、ＤＭＡ
データ転送と同時に、ＣＰＵがメモリ領域にアクセスで
きないと云う構成になっていた。
（発明が解決しようとする課題）
上述した従来のＤＭＡアクセス制御回路の構成は、ＤＭ
Ａコントローラが成るメモリ傾城にアクセスしている間
、ＣＰＵは他のメモリ領域にアクセスできない構成にな
りていたので、ＣＰＵのデータ処理とＤＭＡコントロー
ラによるデータ転送とは交互に実行されていた。従りて
、必ずこれに伴う待ち時間が発生すると云う欠点がある
。
Ａコントローラが成るメモリ傾城にアクセスしている間
、ＣＰＵは他のメモリ領域にアクセスできない構成にな
りていたので、ＣＰＵのデータ処理とＤＭＡコントロー
ラによるデータ転送とは交互に実行されていた。従りて
、必ずこれに伴う待ち時間が発生すると云う欠点がある
。
本発明の目的は、ＤＭＡコントローラからの切換え信号
によりＣＰＵのアクセス信号と、ＤＭＡのアクセス信号
とをほぼ同時に相互間で切換えることにより上記欠点を
除去し、待ち時間のないように構成したＤＭＡ制御回路
方式を提供することにある。
によりＣＰＵのアクセス信号と、ＤＭＡのアクセス信号
とをほぼ同時に相互間で切換えることにより上記欠点を
除去し、待ち時間のないように構成したＤＭＡ制御回路
方式を提供することにある。
（ａ題を解決するための手段）
本発明によるＤＭＡ制御方式は、第１および第２のメモ
リ領域と、第１および第２のマルチプレクサとを具備し
て構成したものである。
リ領域と、第１および第２のマルチプレクサとを具備し
て構成したものである。
第１および第２のメモリ領域は、同一アドレス上に存在
するものである。
するものである。
第１のマルチプレクサは、ＣＰＵのアクセス信号および
ＤＭＡのアクセス信号を受け、ＣＰＵのアクセス信号、
あるいはＤＭＡのアクセス信号を第１のメモリ領域へ送
出するためのものである。
ＤＭＡのアクセス信号を受け、ＣＰＵのアクセス信号、
あるいはＤＭＡのアクセス信号を第１のメモリ領域へ送
出するためのものである。
第２のマルチプレクサは第１のマルチプレクサに同期し
【切換え動作し、第１のマルチプレクサとは逆の選択を
し【第２のメモリ領域に対して選択されたアクセス信号
を送出するためのものである。
【切換え動作し、第１のマルチプレクサとは逆の選択を
し【第２のメモリ領域に対して選択されたアクセス信号
を送出するためのものである。
（実施例）
次へ本発明について図面を参照して説明する。
第１図は、本発明によるＤＭＡ制御回路方式の一実施例
を示すブロック図である。第１図において、１１．１２
はそれぞれ第１および第２のマルチプレクサ、１３はメ
モリ、１３１，１３２はそれぞれ第１および第２のメモ
リ領域、１４はインバータである。
を示すブロック図である。第１図において、１１．１２
はそれぞれ第１および第２のマルチプレクサ、１３はメ
モリ、１３１，１３２はそれぞれ第１および第２のメモ
リ領域、１４はインバータである。
第１および第２のマルチプレクサ１１．１２は、それぞ
れＣＰＵからのアクセス信号ＣＰＵ５と、ＤＭＡコント
ローラからのアクセス信号ＤＭＡ８とを信号線３上のア
クセス切換え信号により切換えるためのものである。第
１および第２のメモリ領域１３１，１３１は、それぞれ
第１および第２のマルチプレクサ１１．１２に対応した
領域である。
れＣＰＵからのアクセス信号ＣＰＵ５と、ＤＭＡコント
ローラからのアクセス信号ＤＭＡ８とを信号線３上のア
クセス切換え信号により切換えるためのものである。第
１および第２のメモリ領域１３１，１３１は、それぞれ
第１および第２のマルチプレクサ１１．１２に対応した
領域である。
まず、ＤＭＡコントローラはＤＭＡパス信号線２上のア
クセス信号ＤＭＡ５によりメモリ１３をアクセスする。
クセス信号ＤＭＡ５によりメモリ１３をアクセスする。
同時に、ＤＭＡコントローラはＣＰＵパス信号線１とＤ
ＭＡバス信号線２とを切換えるように、切換え信号線３
上に切換え信号ＳＥＬを送出する。
ＭＡバス信号線２とを切換えるように、切換え信号線３
上に切換え信号ＳＥＬを送出する。
さて、この切換え信号８ＢＬが＠Ｌルベルのとき、第１
のマルチプレクサ１１の出力にはＣＰＵパス化号線ｌ上
の信号ＣＰＵ５が出力され、ＤＭＡパス信号１ｊ１２上
のアクセス信号ＤＭＡ８は切離される。つまり、上記に
よりＣＰＵは第１のメモリ領域１３１をアクセスできる
。
のマルチプレクサ１１の出力にはＣＰＵパス化号線ｌ上
の信号ＣＰＵ５が出力され、ＤＭＡパス信号１ｊ１２上
のアクセス信号ＤＭＡ８は切離される。つまり、上記に
よりＣＰＵは第１のメモリ領域１３１をアクセスできる
。
第２のマルチプレクサ１２の出力にはＤＭＡバス信号線
２上のアクセス信号ＤＭＡ５が出力され、ＣＰＵバス信
号ｋｌ上のアクセス信号ＣＰＵ５は切離される。つまり
、第２のメモリ領域１３２でＤＭＡ転送が実行できる。
２上のアクセス信号ＤＭＡ５が出力され、ＣＰＵバス信
号ｋｌ上のアクセス信号ＣＰＵ５は切離される。つまり
、第２のメモリ領域１３２でＤＭＡ転送が実行できる。
よって、切換え信号８］１３Ｌのレベルが１Ｈ”である
か、あるいは＠Ｌ”であるかによりて上述のアクセスが
逆に切換えられる。
か、あるいは＠Ｌ”であるかによりて上述のアクセスが
逆に切換えられる。
以上の回路構成により、例えばＣＰＵが第１のメモリ領
域１３１をアクセスしているとき、第２のメモリ領域１
３２ではＤＭＡモードによるデータ転送が可能になる。
域１３１をアクセスしているとき、第２のメモリ領域１
３２ではＤＭＡモードによるデータ転送が可能になる。
（発明の効果）
以上説明したように本発明は、一対のメモリ領域をアク
セスする信号線を相互に切換えることにより、ＤＭＡの
転送中にもＣＰＵからメモリへ自由にアクセスすること
ができる。従りて、ＤＭＡ転送と同時にデータ処理を実
行できるので、処理速度が向上すると云う効果がある。
セスする信号線を相互に切換えることにより、ＤＭＡの
転送中にもＣＰＵからメモリへ自由にアクセスすること
ができる。従りて、ＤＭＡ転送と同時にデータ処理を実
行できるので、処理速度が向上すると云う効果がある。
第１図は、本発明によるＤＭＡ制御回路方式の一実施例
を示すブロック図である。 １１．１２・・・マルチプレクサ １３・・・メモリ １３１．１３２−・・メモリ領域 １４・・・インバータ １〜５・・・信号線
を示すブロック図である。 １１．１２・・・マルチプレクサ １３・・・メモリ １３１．１３２−・・メモリ領域 １４・・・インバータ １〜５・・・信号線
Claims (1)
- 同一アドレス上に存在する第１および第２のメモリ領域
と、ＣＰＵのアクセス信号およびＤＭＡのアクセス信号
を受けて前記ＣＰＵのアクセス信号、あるいはＤＭＡの
アクセス信号を前記第１のメモリ領域へ送出するための
第１のマルチプレクサと、前記第１のマルチプレクサに
同期して切換え動作し、前記第１のマルチプレクサとは
逆の選択をして前記第２のメモリ領域に対して前記選択
されたアクセス信号を送出するための第２のマルチプレ
クサとを具備して構成したことを特徴とするダイレクト
メモリアクセス制御回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29572389A JPH03156552A (ja) | 1989-11-14 | 1989-11-14 | ダイレクトメモリアクセス制御回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29572389A JPH03156552A (ja) | 1989-11-14 | 1989-11-14 | ダイレクトメモリアクセス制御回路方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03156552A true JPH03156552A (ja) | 1991-07-04 |
Family
ID=17824334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29572389A Pending JPH03156552A (ja) | 1989-11-14 | 1989-11-14 | ダイレクトメモリアクセス制御回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03156552A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8756351B2 (en) | 2008-10-10 | 2014-06-17 | International Business Machines Corporation | Tape drive, tape drive recording system, and method for selecting improved tape speed in response to intermittent read requests |
-
1989
- 1989-11-14 JP JP29572389A patent/JPH03156552A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8756351B2 (en) | 2008-10-10 | 2014-06-17 | International Business Machines Corporation | Tape drive, tape drive recording system, and method for selecting improved tape speed in response to intermittent read requests |
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