JPH05282873A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体記憶装置において、読み出し時に、ビ
ット線対とＩ／Ｏ線対とを接続する際の、ビット線対間
の電位差の損失を抑える。 【構成】 ビット線２，３とＩ／Ｏ線４，５とを接続す
るＩ／Ｏゲート６，７の制御信号Ｙ８を活性化するトラ
ンジスタとしてトランスミッションゲート構造の２つの
トランジスタ１９，２１を用い、一方のトランジスタ２
１のゲート入力を遅延部２２により所定時間遅延させる
ことで、最初は緩慢に立ち上がり、途中からは急峻に立
ち上がる制御信号Ｙ８を作成し、この信号Ｙ８によりト
ランスファーゲート６，７を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特にビット線対とＩ／Ｏ線対との接続をコントロー
ルするトランスファーゲートの駆動信号の発生方法に関
するものである。

【０００２】

【従来の技術】図４(a) は従来の半導体記憶装置のセン
スアンプとデータ線対（Ｉ／Ｏ線対）との接続部分を示
す回路図であり、図４において、１は図示しないメモリ
セルから読み出された信号を増幅するセンスアンプであ
り、該センスアンプ１には、メモリセル（図示せず）に
接続するビット線２，３が接続され、これらビット線
２，３はそれぞれ伝送ゲート（トランスファーゲート）
６，７を介してＩ／Ｏ線４，５に接続されている。この
Ｉ／Ｏ線４，５は、読み出し時にはセンスアンプ１によ
って増幅されたビット線２，３上の信号を図示しないプ
リアンプに伝達し、一方、書き込み時には、図示しない
書き込みバッファからの信号をビット線２，３に伝達す
る役割を果たす。また上記伝送ゲート６，７はそれぞれ
コラムデコーダ選択線からの制御信号Ｙを受け、これに
よりビット線２，３とＩ／Ｏ線４，５との接続を制御し
ている。また図４(b) は上記各信号の波形図である。

【０００３】また、図５は上記制御信号Ｙの発生回路を
示す回路図であり、図５において、８は制御信号Ｙ、９
は制御信号Ｙを活性化するためのＰチャネルトランジス
タ、１０はソース端子を接地とし、ドレイン端子を上記
Ｐチャネルトランジスタ９に接続して上記制御信号Ｙを
非活性化するＮチャネルトランジスタ、１１は上記トラ
ンジスタ９及び１０のゲートを制御するデコード信号、
１２は上記トランジスタ９のソースに入力する制御信号
Ｙの駆動用信号である。

【０００４】次に動作について説明する。図４の回路に
おいて、読み出し時には、ビット線２，３上のメモリセ
ル（図示せず）から読み出された微小な電位差がセンス
アンプ１により増幅される。このセンスアンプ１により
増幅されたビット線２，３上の電位は伝達ゲート６，７
を介してＩ／Ｏ線４，５に伝達され、この電位差はＩ／
Ｏ線４，５に接続するプリアンプ（図示せず）により増
幅される。この時図４(b) では、ハーフＶccにプリチャ
ージされたビット線２（Ｂ）にＨデータ（高レベル）が
読み出された例を示している。

【０００５】通常、センスアンプ１で増幅された上記電
位差は、完全には増幅されないままＩ／Ｏ線４，５に接
続される。これはアクセスの高速化のために一般的に行
われることである。このとき、例えばＩ／Ｏ線４，５が
Ｖcc−Ｖth（Ｖthはトランジスタのしきい値、通常０．
５〜１Ｖ程度）にプリチャージされているとき、ビット
線２，３の波形は図４(b) に示すようになり、図中の矢
印の部分で制御信号Ｙが立上がることにより、ビット線
２，３とＩ／Ｏ線４，５とが接続されて上記センスアン
プ１で増幅されたビット線２，３間の電位差は損なわ
れ、極端な場合には、Ｉ／Ｏ線４，５の電荷が一気にビ
ット線に流れ込むためビット線２，３の電位が逆転して
しまうことがある。このような現象を緩和または回避す
るには、伝送ゲート６，７のトランジスタサイズ（トラ
ンジスタ幅）を絞るか、または制御信号Ｙ８の波形をな
まらせる（波形の立上がり速度を遅らせる）などの方法
がある。

【０００６】一方、書き込み時には、Ｉ／Ｏ線４，５に
接続する書き込み回路（図示せず）で発生した電位をＩ
／Ｏ線４，５から伝送ゲート（Ｉ／Ｏゲート）６，７を
介してビット線２，３に伝達する。このとき、センスア
ンプ１により増幅または保持されているビット線２，３
上の電位を、このＩ／Ｏ線４，５の電位に書き換える
（信号を反転する）場合があり、このときは伝送ゲート
６，７のサイズが大きいか、もしくは制御信号Ｙ８の傾
きは急峻な方が好ましい。

【０００７】そこで通常は伝送ゲート６，７のサイズは
一定であるため、読み出し時には制御信号Ｙ８の立上が
りを緩やかにし、書き込み時には急峻に設定するのが望
ましい。

【０００８】次に図５に基づいて制御信号Ｙ８の発生動
作について説明する。外部アドレス信号により選択され
るデコード信号１１がＨレベル（通常Ｖccレベル）の場
合、Ｐチャネルトランジスタ９はカットオフされ、Ｎチ
ャネルトランジスタ１０がオン状態となり、制御信号Ｙ
８はＬレベル（通常Ｖssレベル）となる。

【０００９】一方、デコード信号１１がＬレベルの場合
にはＮチャネルトランジスタ１０はカットオフとなり、
Ｐチャネルトランジスタ９がオン状態となり、制御信号
Ｙ８には駆動用信号１２が伝達される。通常、デコード
信号１１がＬレベルで、Ｐチャネルトランジスタ９がオ
ン状態となるときには、駆動用信号１２はＨレベルであ
るため、上記制御信号Ｙ８はＨとなって活性化される。

【００１０】以上のように、制御信号Ｙ８は、Ｐチャネ
ルトランジスタ９のみを駆動させることで活性化され、
またＰチャネルトランジスタ９を活性化するデコード信
号１１もアドレス信号により発生されるので、制御信号
Ｙ８の波形は読み出し時と書き込み時で共通であり、常
に図４(b) のように均一に、かつ急峻に立上がる波形と
なる。

【００１１】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、伝送ゲートを制御する
制御信号Ｙ８をＰチャネルトランジスタ９のみのオン，
オフ動作により活性化しているため、制御信号Ｙ８は読
み出し時と書き込み時ともに波形が急峻に立上がること
となり、データの読み出し時、特にビット線対とＩ／Ｏ
線対とを接続するときに、ビット線対間の電位差が損な
われてしまい正常なデータを読み出すことができない等
の問題点があった。

【００１２】この発明は上記のような問題点を解消する
ためになされたもので、データの読み出し時に、ビット
線対とＩ／Ｏ線対との接続の際のビット線対間の電位差
の損失を小さくできる半導体記憶装置を得ることを目的
とする。

【００１３】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、ビット線対とＩ／Ｏ線対とを接続するスイッ
チングトランジスタを制御する信号を活性化するトラン
ジスタを複数個設け、各トランジスタを独立的に制御し
て、前記スイッチングトランジスタのオン動作が所定時
間遅延後に急峻となるような波形の信号を出力するよう
にしたものである。

【００１４】また、上記制御信号に加え、データ書き込
み時に上記スイッチングトランジスタのオン動作を急峻
に行わせる第２の制御信号を、上記制御回路から出力す
るようにしたものである。

【００１５】あるいは、上記制御回路から、データ読み
出し時に、上記スイッチングトランジスタのオン動作を
緩慢に行う第１の制御信号と、データ書き込み時に、上
記スイッチングトランジスタのオン動作を急峻に行う第
２の制御信号とを出力するようにしたものである。

【００１６】

【作用】この発明においては、スイッチングトランジス
タの制御信号の立ち上がりを始めの部分を穏やかに、途
中から急峻に変化させてビット線対とＩ／Ｏ線対とを接
続するスイッチングトランジスタを、所定時間遅延後に
急峻にオンさせる、あるいは、読み出し時と書き込み時
で立ち上がりを変えて、スイッチングトランジスタを読
み出し時に緩慢にオンさせ、書き込み時には急峻にオン
するようにしたので、データの読み出し時に、ビット線
対とＩ／Ｏ線対との接続の際のビット線対間の電位差の
損失が小さくなる。

【００１７】

【実施例】以下、この発明の第１の実施例によるによる
半導体記憶装置を図１に基づいて説明する。図１は本発
明の第１の実施例による半導体記憶装置の伝送ゲートを
制御する制御信号発生回路の構成図を示し、図５と同一
符号は同一または相当部分を示し、２１はＰチャネルト
ランジスタ１９とソース及びドレインを共有するＰチャ
ネルトランジスタ、２２はテコード信号１１を入力と
し、この信号を遅延させた信号を前記トランジスタ２１
のゲートに入力する遅延部である。上記トランジスタ１
９は従来例に示したトランジスタ９と同様の作用をする
が、トランジスタサイズ（トランジスタ幅）が従来のも
のより小さいか、またはトランジスタ長が大きく、トラ
ンジスタ能力が低いものとなっている。また上記トラン
ジスタ１９と２１は駆動用信号１２に対する負荷トラン
ジスタとなっている。

【００１８】次に動作について説明する。外部アドレス
信号により選択されるデコード信号１１がＨレベルの場
合、Ｐチャネルトランジスタ１９はカットオフされ、Ｎ
チャネルトランジスタ１０がオン状態となり、従って制
御信号Ｙ８はＬレベルとなる。

【００１９】一方、デコード信号１１がＬレベルの場
合、Ｎチャネルトランジスタ１０はカットオフされ、Ｐ
チャネルトランジスタ１９がオン状態となり、制御信号
Ｙ８は駆動用信号１２のＨレベルに呼応して、その波形
が立上がる。このとき、トランジスタ１９のトランジス
タ幅は小さいため、即ち、トランジスタの能力が低いた
め、制御信号Ｙ８の立上がりは緩やかなものとなる（図
１(b) の期間Ａ参照）。このときデコード信号１１のＬ
レベルは遅延部２２により、まだトランジスタ２１のゲ
ートには到達しておらず、このトランジスタ２１のゲー
トの電位はＨレベルでカットオフしている。

【００２０】次に遅延部２２によりデコード信号１１の
Ｌレベルが遅延部２２から出力されたとき、トランジス
タ２１はオン状態となる。このトランジスタ２１のトラ
ンジスタ能力をトランジスタ１９と同等、または大きく
しておくことにより、制御信号Ｙ８の波形は急峻に立上
がることになる。その後、制御信号Ｙ８が駆動用信号１
２と同レベルになり、安定したレベルとなる（図１(b)
の期間Ｂ参照）。このようにして得られた図１(b) の制
御信号Ｙ８を用いて、データ読み出し時に図４(a) に示
した伝送ゲート６，７を制御し、ビット線２，３とＩ／
Ｏ線４，５とを接続した場合、伝達ゲート６，７は最初
緩やかにオン状態となるため、ビット線間の電位差は損
なわれることなく、Ｉ／Ｏ線に伝達される（図１(b) 参
照) 。

【００２１】このように本実施例によれば、トランスミ
ッションゲートを構成する一方のトランジスタ２１の入
力段に遅延部２２を設け、制御信号Ｙ８を活性化するた
めの駆動用信号１２を最初、１つのトランジスタ１９に
より導通させ、所定時間遅延後に２つ目のトランジスタ
２１を併用して導通させ、制御信号Ｙ８を急峻に立ち上
げるようにしたから、ビット線２，３とＩ／Ｏ線４，５
とを接続する際に、伝送ゲートのトランジスタ６，７は
徐々にオン状態となり、読み出し時にセンスアンプ１で
増幅されたビット線２，３の電位差を損なうことなく接
続することができ、またセンスアンプ１により電位差が
大きくなってからは迅速にビット線２，３の情報をＩ／
Ｏ線４，５に伝達することができ、単に立ち上がりの緩
慢な（単調増加する）信号を用いてトランスファーゲー
トをオンさせるのに比べて、高速にデータ読み出しを行
うことができる。

【００２２】また書き込み時には上記読み出し時と同一
の制御信号Ｙを用いることになるが、立ち上がり途中か
ら急峻に立ち上がるため、Ｉ／Ｏ線対のデータでビット
線対のデータを書き換える際の速度が大きく低下するこ
とはない。

【００２３】次に本発明の第２の実施例による半導体記
憶装置を図２に基づいて説明する。この実施例ではデー
タ書き込み時の制御信号Ｙの立ち上がりを急峻にし、デ
ータ読み出し時のみ徐々に立ち上げるようにしたもので
ある。すなわち図２(a) において、２３は書き込み制御
信号／Ｗとデコード信号１１とを入力とする２入力ＮＯ
Ｒ素子、２４は２入力ＮＯＲ素子２３の出力を入力とす
るインバータ素子、２５はインバータ２４の出力をゲー
ト入力とし、ソース及びドレインをトランジスタ１９と
共有するＰチャネルトランジスタである。

【００２４】次に動作について図２(b) を参照しつつ説
明する。読み出し時には、書き込み制御信号／ＷはＨレ
ベルとなる。このため、ＮＯＲ素子２３の出力はデコー
ド信号１１のレベルに無関係にＬレベルとなり、これを
受けてインバータ２４の出力はＨレベルとなる。従っ
て、トランジスタ２５はカットオフの状態となる。即
ち、読み出し時にはトランジスタ１９のみがオン状態と
なり、制御信号Ｙ８は緩やかに単調増加する。

【００２５】書き込み時には、信号／ＷはＬレベルとな
り、デコード信号１１のＬレベルに呼応して、ＮＯＲ素
子２３の出力はＨレベルとなり、インバータ２４の出力
はＬレベルとなり、トランジスタ２５はオン状態とな
る。従って、書き込み時にはトランジスタ１９及び２５
ともにオン状態となるため、Ｙ信号は急峻に立上がる。

【００２６】このように制御信号Ｙ８を活性化するトラ
ンジスタ２５の制御信号に、書き込み制御信号／Ｗを絡
ませることにより、読み出し時のみ制御信号Ｙ８を緩や
かに立上げることができ、従ってビット線対間の電位差
の損失が小さくなり、また書き込み時には急峻に制御信
号が立ち上がるため、ビット線２，３に迅速にＩ／Ｏ線
４，５の書き込みデータを乗せることができる。

【００２７】次に本発明の第３の実施例による半導体記
憶装置を図３に基づいて説明する。この実施例では第１
の実施例と同様に、データ読み出し時に、制御信号Ｙ８
を最初徐々に立ち上げ、途中から急峻に立ち上がる波形
にする一方、データ書き込み時には制御信号Ｙ８を急峻
に立ち上げるようにしたものである。すなわち図３(a)
において、２６はデコード信号１１をソース端子とし、
書き込み制御信号／Ｗをゲート入力とするＮチャネル型
トランジスタ、２７はトランジスタ２６のドレイン端子
を入力とし、この入力信号を遅延させて出力する遅延
部、２９はソース・ドレイン端子をトランジスタ９と共
有し、上記遅延部２７の出力をゲート入力とするＰチャ
ネル型トランジスタである。

【００２８】次に動作について図３(b) を参照しつつ説
明する。書き込み時には、書き込み制御信号／ＷはＬレ
ベルとなり、Ｐチャネルトランジスタ２８はオン状態と
なる。このとき、デコード信号１１が選択され、Ｌレベ
ルとなり、トランジスタ２８を介してトランジスタ２９
のゲートに入力される。Ｐチャネルトランジスタ９も信
号１１がＬのためオン状態となっているので、駆動用信
号１２はトランジスタ９及び２９を介して制御信号Ｙ８
に伝達される。このとき制御信号Ｙ８は急峻に立上がる
（図３(b) 参照）。

【００２９】読み出し時には、書き込み制御信号／Ｗは
Ｈレベルとなり、トランジスタ２８はオフ、トランジス
タ２６がオン状態となる。デコード信号１１のＬレベル
はトランジスタ２６を介し、遅延部２７に入力され、一
定期間遅延されてトランジスタ２９に入力され、このト
ランジスタ２９をオン状態にする。このとき制御信号Ｙ
８の波形は図３(b) に示すように期間Ａ、即ちトランジ
スタ９がオンしてから、トランジスタ２９がオンするま
での期間では緩やかに立上がり、期間Ｂ、即ちトランジ
スタ９，２９がともにオン状態の期間では急峻に立ち上
がることとなる。このため、図１の第１の実施例で説明
したときと同様に、ビット線２，３間の電位差を損なう
ことなく、読み出し動作を行うことができ、また、書き
込み時には上記第２の実施例同様、ビット線２，３に迅
速にＩ／Ｏ線４，５の書き込みデータを乗せることがで
きる。

【００３０】次に上記第１または第３の実施例にて用い
られる遅延部の具体例を図６に基づいて詳述する。上記
各実施例の回路中の遅延部としては通常、抵抗素子など
を用いることで、上述の効果を得ることができるが、こ
の遅延部として以下に示すように複数の素子からなる遅
延回路を用いることにより、制御信号Ｙの立上がり波形
のみを緩やかにすることが可能となる。

【００３１】すなわち、図６において、３０は入力信号
ＩＮを入力とするインバータ素子、３１はインバータ３
０の出力を入力とし、出力信号ＯＵＴを出力とするイン
バータ素子、３２は信号ＯＵＴをソース・ドレインの一
端とし、入力信号ＩＮをゲートに入力するＮチャネルト
ランジスタ、３３はそのソースを接地とし、ドレインを
トランジスタ３２のソース・ドレインの他端とするＮチ
ャネルトランジスタ、３４はトランジスタ３３のドレイ
ンと接地を両端とするコンデンサ（容量素子）である。

【００３２】次に動作について説明する。入力信号ＩＮ
がＬレベルのときインバータ３０によりトランジスタ３
３のゲートはＨレベルとなり、トランジスタ３３はオン
となり、容量素子３４の両端は接地レベルとなる。この
とき、出力信号ＯＵＴはＬレベル、トランジスタ３２は
オフ状態となっている。

【００３３】次に入力信号ＩＮがＨレベルになるとき、
トランジスタ３３はオフ状態となり、トランジスタ３２
はオン状態となる。そしてインバータ３１の出力はＨと
なるが、このときトランジスタ３２がオンしており、ト
ランジスタ３２のソースは接地レベルのため、容量素子
３４を充電する必要があるため、出力信号ＯＵＴの波形
は図６(b) のように立上がりがなまる。立下がりについ
ては、入力信号ＩＮがＬになるとこれを受けてトランジ
スタ３２が直ちにオフするため、信号ＯＵＴは急峻に立
下がる。以上のような遅延回路を用いることにより、立
上がりのみが波形Ｙ(tr)のように緩やかな制御信号を得
ることができ、速やかに制御信号Ｙの波形を立下げるこ
とにより、次に行うプリチャージ動作を早めることがで
き、高速化が可能となる。

【００３４】なお上記各実施例では、制御信号Ｙを駆動
するトランジスタ（ここではＰチャネル型）を複数個設
け、これを制御して制御信号Ｙの立ち上がり形状や立ち
下がり形状を制御するようにしたが、これを駆動用信号
１２を駆動する回路と一体的に構成して直接制御信号Ｙ
の波形を変化させるようにしてもよく、上記実施例と同
様の効果を奏する。

【００３５】

【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、ビット線対とＩ／Ｏ線対とを接続する
スイッチングトランジスタを、所定時間遅延後に急峻に
オンさせる、あるいは、読み出し時に緩慢にオンさせ書
き込み時には急峻にオンさせるようにしたので、データ
の読み出し時に、ビット線対とＩ／Ｏ線対とが緩やかに
接続され、該接続時のビット線対間の電位差の損失が小
さくなり、その結果、装置の動作マージンを大きくする
ことができる効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例による半導体記憶装置
のトランスファーゲートを制御する制御信号発生回路の
回路図及び波形図である。

【図２】この発明の第２の実施例による半導体記憶装置
のトランスファーゲートを制御する制御信号発生回路の
回路図及び波形図である。

【図３】この発明の第３の実施例による半導体記憶装置
のトランスファーゲートを制御する制御信号発生回路の
回路図及び波形図である。

【図４】一般的な半導体記憶装置のビット線対とＩ／Ｏ
線対との接続部を示す回路図及び各波形図である。

【図５】従来の半導体記憶装置のトランスファーゲート
を制御する制御信号発生回路の回路図及び波形図であ
る。

【図６】上記第１または第３の実施例による遅延部の具
体的な回路図及び波形図である。

【符号の説明】

１ センスアンプ ２ ビット線 ３ ビット線 ４ Ｉ／Ｏ線 ５ Ｉ／Ｏ線 ６ Ｉ／Ｏゲートトランジスタ（トランスファーゲー
ト） ７ Ｉ／Ｏゲートトランジスタ（トランスファーゲー
ト） ８ Ｙ信号（コラムデコーダ選択線） ９ Ｐチャネル型トランジスタ １０ Ｎチャネル型トランジスタ １１ デコード信号 １２ 信号 １９ Ｐチャネル型トランジスタ ２１ Ｐチャネル型トランジスタ ２２ 遅延部 ２３ ＮＯＲ素子 ２４ インバータ素子 ２５ Ｐチャネル型トランジスタ ２６ Ｎチャネル型トランジスタ ２７ 遅延部 ２８ Ｐチャネル型トランジスタ ２９ Ｐチャネル型トランジスタ ３０ インバータ素子 ３１ インバータ素子 ３２ Ｎチャネル型トランジスタ ３３ Ｎチャネル型トランジスタ ３４ 容量素子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリセルから読み出されたデータを増
   幅するセンスアンプと、該センスアンプ出力をＩ／Ｏ線
   対に供給するためのビット線対と、該ビット線対と上記
   Ｉ／Ｏ線対との接続を制御するスイッチングトランジス
   タと、該スイッチングトランジスタの動作を制御する制
   御信号を出力する制御回路とを備えた半導体記憶装置に
   おいて、 上記制御回路は、 データ読み出し時に、上記制御信号として、上記スイッ
   チングトランジスタのオン動作が所定時間遅延後に急峻
   となるような波形の信号を出力することを特徴とする半
   導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記制御回路は、 上記制御信号に加え、データ書き込み時に上記スイッチ
   ングトランジスタのオン動作を急峻に行わせる第２の制
   御信号を出力することを特徴とする半導体記憶装置。
3. 【請求項３】 メモリセルから読み出されたデータを増
   幅するセンスアンプと、該センスアンプ出力をＩ／Ｏ線
   対に供給するためのビット線対と、該ビット線対と上記
   Ｉ／Ｏ線対との接続を制御するスイッチングトランジス
   タと、該スイッチングトランジスタの動作を制御する制
   御信号を出力する制御回路とを備えた半導体記憶装置に
   おいて、 上記制御回路は、 データ読み出し時に、上記スイッチングトランジスタの
   オン動作を緩慢に行う第１の制御信号と、 データ書き込み時に、上記スイッチングトランジスタの
   オン動作を急峻に行う第２の制御信号とを出力すること
   を特徴とする半導体記憶装置。