JPH05283393A - 回折格子パタ―ン溝列形成法 - Google Patents
回折格子パタ―ン溝列形成法Info
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- JPH05283393A JPH05283393A JP10357092A JP10357092A JPH05283393A JP H05283393 A JPH05283393 A JP H05283393A JP 10357092 A JP10357092 A JP 10357092A JP 10357092 A JP10357092 A JP 10357092A JP H05283393 A JPH05283393 A JP H05283393A
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Abstract
(57)【要約】
【目的】 半導体基板に対する、回折格子パタ―ンを有
するスリット列を形成しているマスクと拡散律速反応に
よってエッチング処理を行うエッチャントとを用いたエ
ッチング処理によって、上記半導体基板の表面に、上記
マスクと同じ回折格子パタ―ンを有し且つ互に異なる深
さを有する複数の溝列部からなる溝列を、少ない工程数
で、しかもマスクの位置合せなどの必要なしに、容易に
形成する。 【構成】 半導体基板に対する、回折格子パタ―ンを有
するスリット列を形成しているマスクと拡散律速反応に
よってエッチング処理を行うエッチャントとを用いたエ
ッチング処理によって、上記半導体基板の表面に、上記
マスクと同じ回折格子パタ―ンを有し且つ互に異なる深
さを有する複数の溝列部からなる溝列を形成するにつ
き、上記マスクが、上記スリット列の、上記溝列の複数
の溝列部にそれぞれ対応している複数のスリット列部の
まわりにおいて、互に異なる被覆率を有している。
するスリット列を形成しているマスクと拡散律速反応に
よってエッチング処理を行うエッチャントとを用いたエ
ッチング処理によって、上記半導体基板の表面に、上記
マスクと同じ回折格子パタ―ンを有し且つ互に異なる深
さを有する複数の溝列部からなる溝列を、少ない工程数
で、しかもマスクの位置合せなどの必要なしに、容易に
形成する。 【構成】 半導体基板に対する、回折格子パタ―ンを有
するスリット列を形成しているマスクと拡散律速反応に
よってエッチング処理を行うエッチャントとを用いたエ
ッチング処理によって、上記半導体基板の表面に、上記
マスクと同じ回折格子パタ―ンを有し且つ互に異なる深
さを有する複数の溝列部からなる溝列を形成するにつ
き、上記マスクが、上記スリット列の、上記溝列の複数
の溝列部にそれぞれ対応している複数のスリット列部の
まわりにおいて、互に異なる被覆率を有している。
Description
【０００１】
【産業上の利用分野】本発明は、回折格子パタ―ン溝列
を有する分布帰還型半導体レ―ザを製造する場合に適用
して好適な回折格子パタ―ン溝列形成法に関する。
を有する分布帰還型半導体レ―ザを製造する場合に適用
して好適な回折格子パタ―ン溝列形成法に関する。
【０００２】
【従来の技術】従来、図４〜図９を伴って次に述べる原
理的な回折格子パタ―ン溝列形成法が提案されている。
理的な回折格子パタ―ン溝列形成法が提案されている。
【０００３】すなわち、予め用意された、例えばＩｎＰ
結晶でなり且つ（１００）面の結晶面に面出しされてい
る平らな表面２を有する半導体基板１の表面２上に、回
折格子パタ―ンを有するスリット列４Ａを形成してい
る、たとえば電子レジストでなるマスク３Ａを、リソグ
ラフィ法によって形成する（図４）。
結晶でなり且つ（１００）面の結晶面に面出しされてい
る平らな表面２を有する半導体基板１の表面２上に、回
折格子パタ―ンを有するスリット列４Ａを形成してい
る、たとえば電子レジストでなるマスク３Ａを、リソグ
ラフィ法によって形成する（図４）。
【０００４】次に、半導体基板１に対する、マスク３Ａ
をマスクとする、拡散律速反応によってエッチング処理
を行うエッチャントを用いたエッチング処理によって、
半導体基板１の表面２に、マスク３Ａのスリット列４Ａ
と同じ回折格子パタ―ンを有する溝列５Ａを、１００Ａ
のような比較的浅い各溝の深さＤA に形成する（図
５）。
をマスクとする、拡散律速反応によってエッチング処理
を行うエッチャントを用いたエッチング処理によって、
半導体基板１の表面２に、マスク３Ａのスリット列４Ａ
と同じ回折格子パタ―ンを有する溝列５Ａを、１００Ａ
のような比較的浅い各溝の深さＤA に形成する（図
５）。
【０００５】次に、半導体基板１上からマスク３を除去
する（図６）。
する（図６）。
【０００６】次に、半導体基板１の表面２上に、もし、
回折格子パタ―ンを有するスリット列４Ａを形成してい
るマスク３Ａが除去されていないとすれば、そのマスク
３Ａのスリット列４Ａの両端側からそのスリット列４Ａ
の延長方向に外方にスリット４Ａと同じ回折格子パタ―
ンで一連にそれぞれ延長している、という態様を有する
スリット列４Ａと同じ回折格子パタ―ンを有するスリッ
ト列４ＢＬ及び４ＢＲを形成している、上述したマスク
３Ａと同様の材料でなるマスク３Ｂを、リソグラフィ法
によって形成する（図７）。
回折格子パタ―ンを有するスリット列４Ａを形成してい
るマスク３Ａが除去されていないとすれば、そのマスク
３Ａのスリット列４Ａの両端側からそのスリット列４Ａ
の延長方向に外方にスリット４Ａと同じ回折格子パタ―
ンで一連にそれぞれ延長している、という態様を有する
スリット列４Ａと同じ回折格子パタ―ンを有するスリッ
ト列４ＢＬ及び４ＢＲを形成している、上述したマスク
３Ａと同様の材料でなるマスク３Ｂを、リソグラフィ法
によって形成する（図７）。
【０００７】次に、半導体基板１に対する、マスク３Ｂ
をマスクとする、拡散律速反応によってエッチング処理
を行うエッチャントを用いたエッチング処理によって、
半導体基板１の表面２に、マスク３Ｂのスリット列４Ｂ
Ｌ及び４ＢＲと同じ回折格子パタ―ンを有する溝列部５
ＢＬ及び５ＢＲを、４００Ａのような溝列５Ａに比し深
い各溝の深さＤB に形成し、よって、溝列５Ａと、その
両端側からの溝列５Ａの延長方向に外方に溝列５Ａを同
じ回折格子パタ―ンでそれぞれ延長し且つ溝列５Ａの各
溝の深さＤA に比し深い各溝の深さＤB を有する溝列５
ＢＬ及び５ＢＲとからなる溝列６を、溝列５Ａ、５ＢＬ
及び５ＢＲを溝列６の溝列部として、形成する（図
８）。
をマスクとする、拡散律速反応によってエッチング処理
を行うエッチャントを用いたエッチング処理によって、
半導体基板１の表面２に、マスク３Ｂのスリット列４Ｂ
Ｌ及び４ＢＲと同じ回折格子パタ―ンを有する溝列部５
ＢＬ及び５ＢＲを、４００Ａのような溝列５Ａに比し深
い各溝の深さＤB に形成し、よって、溝列５Ａと、その
両端側からの溝列５Ａの延長方向に外方に溝列５Ａを同
じ回折格子パタ―ンでそれぞれ延長し且つ溝列５Ａの各
溝の深さＤA に比し深い各溝の深さＤB を有する溝列５
ＢＬ及び５ＢＲとからなる溝列６を、溝列５Ａ、５ＢＬ
及び５ＢＲを溝列６の溝列部として、形成する（図
８）。
【０００８】次に、半導体基板１の表面２上から、マス
ク３Ｂを除去する（図９）。
ク３Ｂを除去する（図９）。
【０００９】以上が、従来提案されている原理的な回折
格子パタ―ン溝列形成法である。
格子パタ―ン溝列形成法である。
【００１０】このような従来の回折格子パタ―ン溝列形
成法によれば、それを、回折格子パタ―ン溝列を有する
分布帰還型半導体レ―ザを製造する場合に適用ことがで
きる。
成法によれば、それを、回折格子パタ―ン溝列を有する
分布帰還型半導体レ―ザを製造する場合に適用ことがで
きる。
【００１１】
【発明が解決しようとする課題】図４〜図９に示す従来
の回折格子パタ―ン溝列形成法の場合、半導体基板１の
表面２上にマスク３Ａを形成し（図４）、次で、それを
マスクとする半導体基板１に対するエッチング処理を行
い（図５）、次に、再度、半導体基板１の表面２上にマ
スク３Ｂを形成し（図７）、次で、それをマスクとする
半導体基板１に対するエッチング処理を行うことで、半
導体基板１の表面２に、マスク３Ａ及び３Ｂと同じ回折
格子パタ―ンを有し且つ互に異なる深さＤA 、及びＤB
をそれぞれ有する溝列部５Ａ、５ＢＬ及び５ＢＲからな
る溝列６を形成している。このため、半導体基板１の表
面２上に、マスクと同じ回折格子パタ―ンを有し且つ互
に異なる深さを有する複数の溝列部からなる溝列を形成
するにつき、半導体基板１の表面２上に、マスクを形成
し、次で、それをマスクとする半導体基板１に対するエ
ッチング処理を行うことを、複数回行う必要があり、ま
た、半導体基板１の表面２上に第１回目以後に形成する
マスクについては、そのマスクを、それを形成する前に
形成された溝列部と精密に位置合せをする必要がある。
の回折格子パタ―ン溝列形成法の場合、半導体基板１の
表面２上にマスク３Ａを形成し（図４）、次で、それを
マスクとする半導体基板１に対するエッチング処理を行
い（図５）、次に、再度、半導体基板１の表面２上にマ
スク３Ｂを形成し（図７）、次で、それをマスクとする
半導体基板１に対するエッチング処理を行うことで、半
導体基板１の表面２に、マスク３Ａ及び３Ｂと同じ回折
格子パタ―ンを有し且つ互に異なる深さＤA 、及びＤB
をそれぞれ有する溝列部５Ａ、５ＢＬ及び５ＢＲからな
る溝列６を形成している。このため、半導体基板１の表
面２上に、マスクと同じ回折格子パタ―ンを有し且つ互
に異なる深さを有する複数の溝列部からなる溝列を形成
するにつき、半導体基板１の表面２上に、マスクを形成
し、次で、それをマスクとする半導体基板１に対するエ
ッチング処理を行うことを、複数回行う必要があり、ま
た、半導体基板１の表面２上に第１回目以後に形成する
マスクについては、そのマスクを、それを形成する前に
形成された溝列部と精密に位置合せをする必要がある。
【００１２】従って、図４〜図９に示す従来の回折格子
パタ―ン溝列形成法の場合、回折格子パタ―ンを有し且
つ互に異なる深さを有する複数の溝列部からなる溝列
を、少ない工程数で、容易に形成することができない、
という欠点を有していた。
パタ―ン溝列形成法の場合、回折格子パタ―ンを有し且
つ互に異なる深さを有する複数の溝列部からなる溝列
を、少ない工程数で、容易に形成することができない、
という欠点を有していた。
【００１３】よって、本発明は、上述した欠点のない、
新規な回折格子パタ―ン溝列形成法を提案せんとするも
のである。
新規な回折格子パタ―ン溝列形成法を提案せんとするも
のである。
【００１４】
【課題を解決するための手段】本発明による回折格子パ
タ―ン溝列形成法は、図４〜図９で前述した従来の回折
格子パタ―ン溝列形成法の場合に準じて、半導体基板に
対する、回折格子パタ―ンを有するスリット列を形成し
ているマスクと拡散律速反応によってエッチング処理を
行うエッチャントとを用いたエッチング処理によって、
上記半導体基板の表面に、上記マスクと同じ回折格子パ
タ―ンを有し且つ互に異なる深さを有する複数の溝列部
からなる溝列を形成する。
タ―ン溝列形成法は、図４〜図９で前述した従来の回折
格子パタ―ン溝列形成法の場合に準じて、半導体基板に
対する、回折格子パタ―ンを有するスリット列を形成し
ているマスクと拡散律速反応によってエッチング処理を
行うエッチャントとを用いたエッチング処理によって、
上記半導体基板の表面に、上記マスクと同じ回折格子パ
タ―ンを有し且つ互に異なる深さを有する複数の溝列部
からなる溝列を形成する。
【００１５】しかしながら、本発明による回折格子パタ
―ン溝列形成法によれば、上記マスクが、上記スリット
列の、上記溝列の複数の溝列部にそれぞれ対応している
複数のスリット列部のまわりにおいて、互に異なる被覆
率を有している。
―ン溝列形成法によれば、上記マスクが、上記スリット
列の、上記溝列の複数の溝列部にそれぞれ対応している
複数のスリット列部のまわりにおいて、互に異なる被覆
率を有している。
【００１６】
【作用・効果】本発明による回折格子パタ―ン溝列形成
法によれば、半導体基板上に、回折格子パタ―ンを有す
る複数のスリット列部からなるスリット列を形成し且つ
その複数のスリット列部のまわりにおいて互に異なる被
覆率を有せしめているマスクを形成しさえすれば、その
ようなマスクを半導体基板上に形成し、次でそれをマス
クとする半導体基板に対する拡散律速反応によってエッ
チング処理を行うエッチャントを用いたエッチング処理
を行うことを、ただ１回行うだけで、従って、図４〜図
９で前述した従来の回折格子パタ―ン溝列形成法の場合
に比し少ない工程数で、しかも図４〜図９に示す従来の
回折格子パタ―ン溝列形成法で前述したようなマスクの
位置合せの必要なしに、マスクと同じ回折格子パタ―ン
を有し且つ互に異なる深さを有する複数の溝列部からな
る溝列を、容易に形成することができる。
法によれば、半導体基板上に、回折格子パタ―ンを有す
る複数のスリット列部からなるスリット列を形成し且つ
その複数のスリット列部のまわりにおいて互に異なる被
覆率を有せしめているマスクを形成しさえすれば、その
ようなマスクを半導体基板上に形成し、次でそれをマス
クとする半導体基板に対する拡散律速反応によってエッ
チング処理を行うエッチャントを用いたエッチング処理
を行うことを、ただ１回行うだけで、従って、図４〜図
９で前述した従来の回折格子パタ―ン溝列形成法の場合
に比し少ない工程数で、しかも図４〜図９に示す従来の
回折格子パタ―ン溝列形成法で前述したようなマスクの
位置合せの必要なしに、マスクと同じ回折格子パタ―ン
を有し且つ互に異なる深さを有する複数の溝列部からな
る溝列を、容易に形成することができる。
【００１７】
【実施例】次に、図１を伴って、原理的な、本発明によ
る回折格子パタ―ン溝列形成法の実施例を述べよう。
る回折格子パタ―ン溝列形成法の実施例を述べよう。
【００１８】図１において、図２との対応部分には同一
符号を付して示す。
符号を付して示す。
【００１９】図１に示す原理的な本発明による回折格子
パタ―ン溝列形成法は、次に述べる順次の工程をとっ
て、回折格子パタ―ン溝列を形成する。
パタ―ン溝列形成法は、次に述べる順次の工程をとっ
て、回折格子パタ―ン溝列を形成する。
【００２０】すなわち、予め用意された、例えばＩｎＰ
結晶でなり且つ（１００）面の結晶面に面出しされてい
る平らな表面２を有する半導体基板１の表面２上に、図
４〜図９で前述した従来の回折格子パタ―ン溝列形成法
におけるマスク３のスリット列４Ａまたはマスク３Ｂの
スリット列５ＢＬ及び５ＢＲと同様の回折格子パタ―ン
を有するスリット列４を形成している、例えば電子レジ
ストでなるマスク３を、それ自体は公知のリソグラフィ
法によって形成する（図１）。
結晶でなり且つ（１００）面の結晶面に面出しされてい
る平らな表面２を有する半導体基板１の表面２上に、図
４〜図９で前述した従来の回折格子パタ―ン溝列形成法
におけるマスク３のスリット列４Ａまたはマスク３Ｂの
スリット列５ＢＬ及び５ＢＲと同様の回折格子パタ―ン
を有するスリット列４を形成している、例えば電子レジ
ストでなるマスク３を、それ自体は公知のリソグラフィ
法によって形成する（図１）。
【００２１】この場合、マスク３を、図４〜図９で前述
した従来の回折格子パタ―ン溝列形成法において形成さ
れる回折格子パタ―ンを有する溝列６を構成している溝
列部５Ａに対応しているスリット列部４Ａのまわりにお
ける被覆率が、図４〜図９で前述した従来の回折格子パ
タ―ン溝列形成法において形成される溝列６を構成して
いる溝列部５ＢＬ及び５ＢＲにそれぞれ対応しているス
リット部４ＢＬ及び４ＢＲのまわりにおける被覆率に比
し大であるように、スリット列部４Ａのまわりには、大
きな窓７Ａをスリット列部４Ａに近接して形成し、スリ
ット列部４ＢＬ及び４ＢＲのまわりには窓７Ａに比し小
さな窓７ＢＬ及び７ＢＲをスリット列部４ＢＬ及び４Ｂ
Ｒから比較的遠い位置に形成する。
した従来の回折格子パタ―ン溝列形成法において形成さ
れる回折格子パタ―ンを有する溝列６を構成している溝
列部５Ａに対応しているスリット列部４Ａのまわりにお
ける被覆率が、図４〜図９で前述した従来の回折格子パ
タ―ン溝列形成法において形成される溝列６を構成して
いる溝列部５ＢＬ及び５ＢＲにそれぞれ対応しているス
リット部４ＢＬ及び４ＢＲのまわりにおける被覆率に比
し大であるように、スリット列部４Ａのまわりには、大
きな窓７Ａをスリット列部４Ａに近接して形成し、スリ
ット列部４ＢＬ及び４ＢＲのまわりには窓７Ａに比し小
さな窓７ＢＬ及び７ＢＲをスリット列部４ＢＬ及び４Ｂ
Ｒから比較的遠い位置に形成する。
【００２２】次に、半導体基板１に対するマスク３をマ
スクとする拡散律速反応によってエッチング処理を行う
エッチャント、例えば飽和臭素水と臭化水素酸と水との
１：１０：４０の混合比を有するエッチャントを用いた
エッチング処理によって、半導体基板１の表面２に、マ
スク３のスリット列部４Ａ、４ＢＬ及び４ＢＲと同じ回
折格子パタ―ンを有し且つスリット列部４Ａ、４ＢＬ及
び４ＢＲにそれぞれ対応している溝列部５Ａ、５ＢＬ及
び５ＢＲからなる溝列６を形成する（図２）。この場
合、溝列部５ＢＬ及び５ＢＲは、マスク３のスリット列
部４ＢＬ及び４ＢＲのまわりの被覆率がスリット列部４
Ａに比し小さいので、溝列部５Ａの深さＤA に比し深い
深さＤB に形成される。
スクとする拡散律速反応によってエッチング処理を行う
エッチャント、例えば飽和臭素水と臭化水素酸と水との
１：１０：４０の混合比を有するエッチャントを用いた
エッチング処理によって、半導体基板１の表面２に、マ
スク３のスリット列部４Ａ、４ＢＬ及び４ＢＲと同じ回
折格子パタ―ンを有し且つスリット列部４Ａ、４ＢＬ及
び４ＢＲにそれぞれ対応している溝列部５Ａ、５ＢＬ及
び５ＢＲからなる溝列６を形成する（図２）。この場
合、溝列部５ＢＬ及び５ＢＲは、マスク３のスリット列
部４ＢＬ及び４ＢＲのまわりの被覆率がスリット列部４
Ａに比し小さいので、溝列部５Ａの深さＤA に比し深い
深さＤB に形成される。
【００２３】次に、半導体基板１の表面２上から、マス
ク３を除去する（図３）。
ク３を除去する（図３）。
【００２４】以上が、本発明による回折格子パタ―ン溝
列形成法の実施例である。
列形成法の実施例である。
【００２５】このような本発明による回折格子パタ―ン
溝列形成法によれば、半導体基板１の表面２上にマスク
３を形成し、次でそのマスク３をマスクとする半導体基
板１に対する拡散律速反応によってエッチング処理を行
うエッチャントを用いたエッチング処理を行うことをた
だ１回行うだけで、半導体基板１の表面２に、回折格子
パタ―ンを有し且つ互に異なる深さを有する複数の溝列
部５Ａ、５ＢＬ及び５ＢＲからなる溝列６を容易に形成
することができ、また、そこに、図４〜図９で前述した
従来の回折格子パタ―ン溝列形成法の場合のようなマス
クの位置合せを必要としたりしない。
溝列形成法によれば、半導体基板１の表面２上にマスク
３を形成し、次でそのマスク３をマスクとする半導体基
板１に対する拡散律速反応によってエッチング処理を行
うエッチャントを用いたエッチング処理を行うことをた
だ１回行うだけで、半導体基板１の表面２に、回折格子
パタ―ンを有し且つ互に異なる深さを有する複数の溝列
部５Ａ、５ＢＬ及び５ＢＲからなる溝列６を容易に形成
することができ、また、そこに、図４〜図９で前述した
従来の回折格子パタ―ン溝列形成法の場合のようなマス
クの位置合せを必要としたりしない。
【００２６】なお、上述においては、本発明を、溝列部
５Ａと、その両端側から外方にそれぞれ延長している溝
列部５ＢＬ及び５ＢＲとからなる溝列６を形成するのに
適用した場合につき述べたが、本発明は、要は互に異な
る深さを有する複数の溝列部からなる溝列を形成する場
合にも適用し得ることは明らかであろう。また、上述し
た半導体基板は、半導体基板本体上に半導体層が形成さ
れている構成を有するものをも意味することは明らかで
あろう。
５Ａと、その両端側から外方にそれぞれ延長している溝
列部５ＢＬ及び５ＢＲとからなる溝列６を形成するのに
適用した場合につき述べたが、本発明は、要は互に異な
る深さを有する複数の溝列部からなる溝列を形成する場
合にも適用し得ることは明らかであろう。また、上述し
た半導体基板は、半導体基板本体上に半導体層が形成さ
れている構成を有するものをも意味することは明らかで
あろう。
【図１】本発明による回折格子パタ―ン溝列形成法の実
施例の説明に供する、最初の工程における略線的平面図
及びそのＢ−Ｂ線上、Ｃ−Ｃ線上及びＤ−Ｄ線上の断面
図である。
施例の説明に供する、最初の工程における略線的平面図
及びそのＢ−Ｂ線上、Ｃ−Ｃ線上及びＤ−Ｄ線上の断面
図である。
【図２】本発明による回折格子パタ―ン溝列形成法の実
施例の説明に供する、図１に示す工程に続く工程の略線
的断面図である。
施例の説明に供する、図１に示す工程に続く工程の略線
的断面図である。
【図３】本発明による回折格子パタ―ン溝列形成法の実
施例の説明に供する、図２に示す工程に続く工程の略線
的平面図及びそのＢ−Ｂ線上の断面図である。
施例の説明に供する、図２に示す工程に続く工程の略線
的平面図及びそのＢ−Ｂ線上の断面図である。
【図４】従来の回折格子パタ―ン溝列形成法の説明に供
する、最初の工程における略線的平面図及びそのＢ−Ｂ
線上の断面図である。
する、最初の工程における略線的平面図及びそのＢ−Ｂ
線上の断面図である。
【図５】従来の回折格子パタ―ン溝列形成法の説明に供
する、図４に示す工程に続く工程の略線的断面図であ
る。
する、図４に示す工程に続く工程の略線的断面図であ
る。
【図６】従来の回折格子パタ―ン溝列形成法の説明に供
する、図５に示す工程に続く工程の略線的断面図であ
る。
する、図５に示す工程に続く工程の略線的断面図であ
る。
【図７】従来の回折格子パタ―ン溝列形成法の説明に供
する、図６に示す工程に続く略線的平面図及びそのＢ−
Ｂ線上の断面図である。
する、図６に示す工程に続く略線的平面図及びそのＢ−
Ｂ線上の断面図である。
【図８】従来の回折格子パタ―ン溝列形成法の説明に供
する、図７に示す工程に続く工程の略線的断面図であ
る。
する、図７に示す工程に続く工程の略線的断面図であ
る。
【図９】従来の回折格子パタ―ン溝列形成法の説明に供
する、図８に示す工程に続く工程の略線的平面図及びそ
のＢ−Ｂ線上の断面図である。
する、図８に示す工程に続く工程の略線的平面図及びそ
のＢ−Ｂ線上の断面図である。
１ 半導体基板 ２ 表面 ３ マスク ３Ａ、３Ｂ マスク ４ スリット列 ４Ａ スリット列部 ４ＢＬ、４ＢＲ スリット列部 ５Ａ 溝列部 ５ＢＬ、５ＢＲ 溝列部 ６ 溝列 ７Ａ 窓 ７ＢＬ、７ＢＲ 窓
Claims (1)
- 【請求項１】 半導体基板に対する、回折格子パタ―ン
を有するスリット列を形成しているマスクと拡散律速反
応によってエッチング処理を行うエッチャントとを用い
たエッチング処理によって、上記半導体基板の表面に、
上記マスクと同じ回折格子パタ―ンを有し且つ互に異な
る深さを有する複数の溝列部からなる溝列を形成する回
折格子パタ―ン溝列形成法において、 上記マスクが、上記スリット列の、上記溝列の複数の溝
列部にそれぞれ対応している複数のスリット列部のまわ
りにおいて、互に異なる被覆率を有していることを特徴
とする回折格子パタ―ン溝列形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10357092A JPH05283393A (ja) | 1992-03-30 | 1992-03-30 | 回折格子パタ―ン溝列形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10357092A JPH05283393A (ja) | 1992-03-30 | 1992-03-30 | 回折格子パタ―ン溝列形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283393A true JPH05283393A (ja) | 1993-10-29 |
Family
ID=14357463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10357092A Pending JPH05283393A (ja) | 1992-03-30 | 1992-03-30 | 回折格子パタ―ン溝列形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283393A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703605A3 (en) * | 1994-09-02 | 1998-03-11 | Mitsubishi Denki Kabushiki Kaisha | Method for etching semiconductor, method for fabricating semiconductor device, method for fabricating semiconductor laser, and semiconductor laser |
| JP2012209426A (ja) * | 2011-03-30 | 2012-10-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体素子の作製方法 |
-
1992
- 1992-03-30 JP JP10357092A patent/JPH05283393A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703605A3 (en) * | 1994-09-02 | 1998-03-11 | Mitsubishi Denki Kabushiki Kaisha | Method for etching semiconductor, method for fabricating semiconductor device, method for fabricating semiconductor laser, and semiconductor laser |
| US5872022A (en) * | 1994-09-02 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Method for etching a semiconductor method for fabricating semiconductor device method for fabricating semiconductor laser and semiconductor laser |
| JP2012209426A (ja) * | 2011-03-30 | 2012-10-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体素子の作製方法 |
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