JPH05283585A - 半導体メモリ用セラミック容器 - Google Patents
半導体メモリ用セラミック容器Info
- Publication number
- JPH05283585A JPH05283585A JP4074804A JP7480492A JPH05283585A JP H05283585 A JPH05283585 A JP H05283585A JP 4074804 A JP4074804 A JP 4074804A JP 7480492 A JP7480492 A JP 7480492A JP H05283585 A JPH05283585 A JP H05283585A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- ceramic container
- bed
- lead
- metal plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体メモリ素子用セラミック容器における
グランド端子とベッド間を結ぶ金属細線の断線などを防
止する点。 【構成】 本屋発明では、半導体メモリ素子６用セラミ
ック容器におけるグランド端子とベッド間を金属板１０
により接続することにより、断線などを抑制して半導体
メモリ素子の信頼性などを向上する。
グランド端子とベッド間を結ぶ金属細線の断線などを防
止する点。 【構成】 本屋発明では、半導体メモリ素子６用セラミ
ック容器におけるグランド端子とベッド間を金属板１０
により接続することにより、断線などを抑制して半導体
メモリ素子の信頼性などを向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ素子など
に利用するセラミック容器に係わり、特にリード端子の
改良に好適する。
に利用するセラミック容器に係わり、特にリード端子の
改良に好適する。
【０００２】
【従来の技術】半導体素子の中で、半導体メモリ素子
は、セラミック製容器に収納する方式が採られており、
これを図１により説明すると、シールガラス層により封
止するセラミック製容器内に配置するのが一般的な構造
であり、上側のセラミック環１の中央部分にガラス即ち
透光性部材２を取り付ける。
は、セラミック製容器に収納する方式が採られており、
これを図１により説明すると、シールガラス層により封
止するセラミック製容器内に配置するのが一般的な構造
であり、上側のセラミック環１の中央部分にガラス即ち
透光性部材２を取り付ける。
【０００３】セラミック容器３には、セラミック環１に
対向する環状の端部４と、これに連続して形成しかつ低
い位置に台部５を設け、環状の端部４より凹んだ台部５
に半導体メモリ素子６をマウントする。
対向する環状の端部４と、これに連続して形成しかつ低
い位置に台部５を設け、環状の端部４より凹んだ台部５
に半導体メモリ素子６をマウントする。
【０００４】このマウント工程に備えて台部５には、予
め回路パターンをめっき法またはプリント印刷法により
形成し、回路パターンに設けるリードと半導体メモリ素
子６に形成する電極との電気的接続は、金属細線（図示
せず）を架橋するいわゆるボンディング法による。ま
た、回路パターンには、半導体メモリ素子６を例えばポ
リイミドから成る有機性ペーストや導電性接着剤７によ
りマウントする。
め回路パターンをめっき法またはプリント印刷法により
形成し、回路パターンに設けるリードと半導体メモリ素
子６に形成する電極との電気的接続は、金属細線（図示
せず）を架橋するいわゆるボンディング法による。ま
た、回路パターンには、半導体メモリ素子６を例えばポ
リイミドから成る有機性ペーストや導電性接着剤７によ
りマウントする。
【０００５】セラミック容器３に設ける環状の端部４と
セラミック環１には、相対的に硬質のシールガラス層８
を形成して両者を一体とするのに備える。両者を一体に
するには、半導体メモリ素子６をマウントした台部５に
連続する環状の端部４に、セラミック環１を重ね合わせ
た組立体を治具に収容後、約 430℃の大気雰囲気中で加
熱して硬質のシールガラス層８を介して封止する。
セラミック環１には、相対的に硬質のシールガラス層８
を形成して両者を一体とするのに備える。両者を一体に
するには、半導体メモリ素子６をマウントした台部５に
連続する環状の端部４に、セラミック環１を重ね合わせ
た組立体を治具に収容後、約 430℃の大気雰囲気中で加
熱して硬質のシールガラス層８を介して封止する。
【０００６】この加熱工程温度は、環状の端部４とセラ
ミック環１に相対的に硬質のシールガラス層８を設ける
温度より当然高い。
ミック環１に相対的に硬質のシールガラス層８を設ける
温度より当然高い。
【０００７】
【発明が解決しようとする課題】このように半導体メモ
リ素子を配置する例えばEPROM では、硬質のシールガラ
ス層による封止工程が不可欠であり、この工程などの加
熱工程で生ずる放出ガスにより、金属細線の特定のルー
プ形状が崩れてタッチ不良、断線などの事故が皆無とは
いえない。この結果接続する金属細線により半導体メモ
リが誤動作することになり不良品として破棄せざるを得
なくなる。
リ素子を配置する例えばEPROM では、硬質のシールガラ
ス層による封止工程が不可欠であり、この工程などの加
熱工程で生ずる放出ガスにより、金属細線の特定のルー
プ形状が崩れてタッチ不良、断線などの事故が皆無とは
いえない。この結果接続する金属細線により半導体メモ
リが誤動作することになり不良品として破棄せざるを得
なくなる。
【０００８】本発明はこのような事情により成されたも
ので、特に、セラミック製容器の信頼性を向上すること
により、半導体メモリ素子の歩留りを向上することを目
的とする。
ので、特に、セラミック製容器の信頼性を向上すること
により、半導体メモリ素子の歩留りを向上することを目
的とする。
【０００９】
【課題を解決するための手段】中央部にベッド部を備え
るセラミック容器と，このベッド部に固着する半導体素
子と，この半導体素子に形成する電極と，この半導体素
子に対応するセラミック容器端部に重ねて設けるリード
端子と，このリード端子の一部と前記ベッド部間に配置
する金属板とに本発明に係わる半導体素子用セラミック
容器の特徴がある。
るセラミック容器と，このベッド部に固着する半導体素
子と，この半導体素子に形成する電極と，この半導体素
子に対応するセラミック容器端部に重ねて設けるリード
端子と，このリード端子の一部と前記ベッド部間に配置
する金属板とに本発明に係わる半導体素子用セラミック
容器の特徴がある。
【００１０】
【作用】封止ガラス層を備えるEPROM などの半導体メモ
リ装置の不良品としては、ボンディング用金属細線が封
止工程によりループ形状の変形により発生する金属細線
のタッチならびに断線が多く、その中セラミック容器端
部に設けるグランド用リードとベッド間を金属板により
電気的に接続することにより不良率が改善されひいては
歩留まりが向上するとの事実を基に完成した。
リ装置の不良品としては、ボンディング用金属細線が封
止工程によりループ形状の変形により発生する金属細線
のタッチならびに断線が多く、その中セラミック容器端
部に設けるグランド用リードとベッド間を金属板により
電気的に接続することにより不良率が改善されひいては
歩留まりが向上するとの事実を基に完成した。
【００１１】
【実施例】本発明に係わる実施例を図２乃至図５を参照
して説明する。図２は、本発明を適用する封止ガラス層
を備えるEPROM の断面図であり、これにより構造の概略
を説明する。
して説明する。図２は、本発明を適用する封止ガラス層
を備えるEPROM の断面図であり、これにより構造の概略
を説明する。
【００１２】EPROM などでは、一対のセラミックをシー
ルガラス層により封止して形成するセラミック製容器内
に半導体メモリ素子を配置し、上側のセラミック環１の
中央部分にガラス即ち透光性部材２を取り付ける。
ルガラス層により封止して形成するセラミック製容器内
に半導体メモリ素子を配置し、上側のセラミック環１の
中央部分にガラス即ち透光性部材２を取り付ける。
【００１３】セラミック環１に対応して配置するセラミ
ック容器３には、セラミック環１に対向する環状の端部
４と、これに連続して形成しかつ低い位置に台部５を設
け、環状の端部４より凹んだ台部５に半導体メモリ素子
６をマウントする。
ック容器３には、セラミック環１に対向する環状の端部
４と、これに連続して形成しかつ低い位置に台部５を設
け、環状の端部４より凹んだ台部５に半導体メモリ素子
６をマウントする。
【００１４】このマウント工程に備えて台部５には、予
め回路パターンをめっき法またはプリント印刷法により
形成し、回路パターンに設けるリードと半導体メモリ素
子６に形成する電極との電気的接続は、金属細線（図示
せず）を架橋するいわゆるボンディング法による。ま
た、回路パターンには、半導体メモリ素子６を例えばポ
リイミドから成る有機性ペーストや導電性接着剤７によ
りマウントする。
め回路パターンをめっき法またはプリント印刷法により
形成し、回路パターンに設けるリードと半導体メモリ素
子６に形成する電極との電気的接続は、金属細線（図示
せず）を架橋するいわゆるボンディング法による。ま
た、回路パターンには、半導体メモリ素子６を例えばポ
リイミドから成る有機性ペーストや導電性接着剤７によ
りマウントする。
【００１５】セラミック容器３に設ける環状の端部４と
セラミック環１には、相対的に硬質のシールガラス層８
を形成して両者を一体とするのに備える。両者を一体に
するには、半導体メモリ素子６をマウントした台部５に
連続する環状の端部４に、セラミック環１を重ね合わせ
た組立体を治具に収容後、約 430℃の大気雰囲気中で加
熱して硬質のシールガラス層８を介して封止する。
セラミック環１には、相対的に硬質のシールガラス層８
を形成して両者を一体とするのに備える。両者を一体に
するには、半導体メモリ素子６をマウントした台部５に
連続する環状の端部４に、セラミック環１を重ね合わせ
た組立体を治具に収容後、約 430℃の大気雰囲気中で加
熱して硬質のシールガラス層８を介して封止する。
【００１６】この加熱工程温度は、環状の端部４とセラ
ミック環１に相対的に硬質のシールガラス層８を設ける
温度より当然高い。
ミック環１に相対的に硬質のシールガラス層８を設ける
温度より当然高い。
【００１７】次に本発明の最重要部であるグランドピン
と半導体素子との接続について図３乃至図５により説明
する。即ち、各図に明らかなように、回路パターンに設
けるグランドピン９と、これに対応する半導体メモリ素
子のリード（図示せず）を金属板１０により接続する。
図３から図５は、金属板１０の厚さが薄い順番に対応し
ている。即ち、図３に最も薄い金属板１０が、図４に中
間の厚さの金属板１０が、そして図５に最も厚い金属板
１０を利用した例である。また、厚さばかりでなく面積
も小さい順になっている。
と半導体素子との接続について図３乃至図５により説明
する。即ち、各図に明らかなように、回路パターンに設
けるグランドピン９と、これに対応する半導体メモリ素
子のリード（図示せず）を金属板１０により接続する。
図３から図５は、金属板１０の厚さが薄い順番に対応し
ている。即ち、図３に最も薄い金属板１０が、図４に中
間の厚さの金属板１０が、そして図５に最も厚い金属板
１０を利用した例である。また、厚さばかりでなく面積
も小さい順になっている。
【００１８】半導体メモリ素子６の寸法は、最大で１５
ｍｍ角、最小で６ｍｍ角であり、使用する金属細線は３
０μｍΦのＡｌである。また、セラミック容器３の環状
の端部４に連続して形成する台部５は、１ｍｍ強凹んで
おり、２ｍｍまでの深さはない。また金属板１１を台部
５から環状の端部４にかけて取付けるには、途中にを設
ける段部により両者の高さの違いを埋める。
ｍｍ角、最小で６ｍｍ角であり、使用する金属細線は３
０μｍΦのＡｌである。また、セラミック容器３の環状
の端部４に連続して形成する台部５は、１ｍｍ強凹んで
おり、２ｍｍまでの深さはない。また金属板１１を台部
５から環状の端部４にかけて取付けるには、途中にを設
ける段部により両者の高さの違いを埋める。
【００１９】
【発明の効果】従来のように、金属細線を延長すること
によりグランドピンとリードとの接続を行わず、金属板
による接続に切替えたところ、回路パターンに設けるグ
ランドピン９と半導体素子いいかえるとベッド部間の金
属細線の切断、金属細線のエッジタッチ（Ｅｄｇｅ Ｔ
ｏｕｃｈ）の防止ができると共に、EPROM などの半導体
メモリ素子の信頼性の向上につなげることができる。
によりグランドピンとリードとの接続を行わず、金属板
による接続に切替えたところ、回路パターンに設けるグ
ランドピン９と半導体素子いいかえるとベッド部間の金
属細線の切断、金属細線のエッジタッチ（Ｅｄｇｅ Ｔ
ｏｕｃｈ）の防止ができると共に、EPROM などの半導体
メモリ素子の信頼性の向上につなげることができる。
【図１】従来の半導体メモリ素子の概略を示す断面図で
ある。
ある。
【図２】従来の半導体メモリ素子の結線の概略を示す上
面図である。
面図である。
【図３】本発明に係わる半導体メモリ素子用セラミック
容器の一実施例の上面図である。
容器の一実施例の上面図である。
【図４】本発明に係わる半導体メモリ素子用セラミック
容器の他の実施例の上面図である。
容器の他の実施例の上面図である。
【図５】本発明に係わる半導体メモリ素子用セラミック
容器の更に他の実施例の上面図である。
容器の更に他の実施例の上面図である。
１：セラミック環、 ２：透光性部材、 ３：セラミック容器、 ４：環状の端部、 ５：台部、 ６：半導体メモリ素子、 ７：導電性接着剤、 ８：シールガラス、 ９：グランドピン、 １０：金属板。
Claims (1)
- 【請求項１】 中央部にベッド部を備えるセラミック容
器と，このベッド部に固着する半導体素子と，この半導
体素子に形成する電極と，この半導体素子に対応するセ
ラミック容器端部に重ねて設けるリード端子と，このリ
ード端子の一部と前記ベッド部間に配置する金属板とを
具備することを特徴とする半導体メモリ用セラミック容
器
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074804A JPH05283585A (ja) | 1992-03-31 | 1992-03-31 | 半導体メモリ用セラミック容器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074804A JPH05283585A (ja) | 1992-03-31 | 1992-03-31 | 半導体メモリ用セラミック容器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283585A true JPH05283585A (ja) | 1993-10-29 |
Family
ID=13557867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074804A Pending JPH05283585A (ja) | 1992-03-31 | 1992-03-31 | 半導体メモリ用セラミック容器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283585A (ja) |
-
1992
- 1992-03-31 JP JP4074804A patent/JPH05283585A/ja active Pending
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