JPH05283614A - 集積回路のキャパシタ構造 - Google Patents

集積回路のキャパシタ構造

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JPH05283614A
JPH05283614A JP4358954A JP35895492A JPH05283614A JP H05283614 A JPH05283614 A JP H05283614A JP 4358954 A JP4358954 A JP 4358954A JP 35895492 A JP35895492 A JP 35895492A JP H05283614 A JPH05283614 A JP H05283614A
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capacitor
capacitor structure
plate
conductive
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Jeffrey W Scott
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  • Filters That Use Time-Delay Elements (AREA)

Abstract

(57)【要約】 【目的】 外部ノイズ源または半導体基板からのノイズ
から隔離された遮蔽プレートを有するスイッチト・キャ
パシタ用多層キャパシタを提供する。 【構成】 ３層キャパシタ構造は、上部金属層（３８）
と下部多結晶シリコン層（３４）との間においてそれら
から酸化物層（４４、４２）により隔てられた遮蔽され
た金属層（３６）を有する。上部金属層と下部多結晶シ
リコン層とは相互接続されて非感知ノード（４８）を形
成し、遮蔽された金属層は感知ノード（４６）に接続さ
れる。このキャパシタ構造は高損失積分器（５０）にお
いてスイッチト・キャパシタを構成するように接続可能
であり、感知ノードが差動増幅器の仮想グラウンドに接
続される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に多層キャパシタ
に関し、さらに詳細には、スイッチト・キャパシタ構造
の感知ノードに接続されるよう作動可能な遮蔽された１
つのノードを有する多層キャパシタに関する。
【０００２】
【従来の技術】スイッチト・キャパシタ構造は、プレー
トが差動増幅器の入力から第２の電圧へ、または別の差
動増幅器の出力である前段の出力へ切換えられる複数の
キャパシタを用いるのが普通である。これらのキャパシ
タは通常、半導体材料、金属及び酸化物を組み合わせて
集積回路上に形成される。通常、半導体材料はキャパシ
タの下部プレートを形成し、このようにするとキャパシ
タは半導体の空乏／蓄積現象により大きな電圧係数を持
つという特徴がある。これらのキャパシタは高い精度の
スイッチト・キャパシタ・フィルタやキャパシタ・アレ
ー・データ・コンバータでは普通用いられない。
【０００３】スイッチト・キャパシタ構造に用いられて
いる別のタイプのキャパシタには多結晶−多結晶キャパ
シタがあるが、これは一方のプレートの空乏状態をもう
一方のプレートの蓄積状態により補償するためその電圧
係数は極端に低い。多結晶−多結晶キャパシタの短所は
第２の多結晶シリコン層を付着させキャパシタの誘電体
として薄い酸化物の層を形成する別のプロセスが必要な
ことである。
【０００４】金属−多結晶シリコン・キャパシタとして
知られるさらに別のタイプのキャパシタは、特にその多
結晶シリコンが珪化されている場合、多結晶−多結晶キ
ャパシタに近い電圧係数を有する。しかしながら、標準
ＭＯＳプロセス技術では金属と多結晶シリコン層との間
に存在する酸化物が比較的厚いため、設計者はプレート
領域が同等の容量値の多結晶−多結晶型キャパシタより
も実質的に大きいものとなるのを受け入れざるを得な
い。
【０００５】スイッチト・キャパシタ回路では、キャパ
シタのある特定のプレートは漂遊ノイズ結合に特に敏感
である。普通、これらのプレートは何等かの手段で仮想
グラウンドに接続される。ノイズに対する敏感な性質を
弱めるために、２プレート・キャパシタ構造の上部プレ
ートを感知仮想グラウンドプレートとして用い、下部プ
レートによりその感知ノードを基板ノイズから遮蔽する
ことができる。しかしながら、このようにして実現した
２プレート・キャパシタはパッシベーション及び実装用
の誘電体を介して感知上部プレート上で結合されるノイ
ズに依然として影響されやすい。
【０００６】
【発明が解決しようとする課題】本発明のスイッチト・
キャパシタ構造は集積回路の一部を形成する。半導体基
板の第１の面上にこの集積回路が形成される。半導体基
板の第１の面上には、キャパシタに加えて仮想グラウン
ドノードを有するデバイスが形成される。このキャパシ
タは半導体基板の第１面の上方において第１の絶縁層に
より隔てられた第１の導電層を有する。この第１の導電
層の一部の上方には第２の絶縁層により隔てられた第２
の導電層がある。この第２の導電層の一部の上方には第
３の絶縁層により隔てられた第３の導電層がある。第２
の導電層はキャパシタの第１プレートを形成し、前記デ
バイスの仮想グラウンドノードと接続可能である。第１
及び第３の導電層は相互に接続されてキャパシタのもう
１つのプレートを形成し、キャパシタの第１プレートで
ある第２の導電層を外部ノイズ源または半導体基板から
のノイズから遮蔽する。
【０００７】本発明の第２の特徴として、第２及び第３
の導電層は２金属ＣＭＯＳプロセスにより金属で形成さ
れる。第１の導電層は所定レベルの不純物をドープした
多結晶シリコンの層により形成される。
【０００８】本発明のさらに別の特徴として、第１の接
続デバイスは、スイッチト・キャパシタ動作モードにお
いてキャパシタの第１プレートをそのデバイスの仮想グ
ラウンドノードと所定の基準電圧との間で切換えるよう
作動可能なスイッチよりなる。同様に、キャパシタのも
う１つのプレートも入力信号と基準電圧との間で切換え
られる。この好ましい基準電圧はグラウンド電位であ
る。
【０００９】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。
【００１０】
【実施例】バイクワッド（biquad）スイッチト・キャパ
シタ・フィルタの論理図である図１を参照して、２つの
差動増幅器１０，１２はその正の入力がそれぞれグラウ
ンドに接続されている。このフィルタは７つのスイッチ
ト・キャパシタ１４，１６，１８，２０，２２，２４，
２６を有する。スイッチト・キャパシタ１４−２６の各
端子は、クロック信号ＣＬＫ，即ちＣＬＫｅ及びＣＬＫ
ｏに応答してグラウンドまたは信号ノードに接続され
る。信号ＣＬＫｅ及びＣＬＫｏは偶数及び奇数の、連続
作動、非オーバラップ・クロック相である。これらのク
ロック相は通常、ＩＮＰＵＴ信号において許容される最
高周波数の少なくとも１０倍の周波数で作動される。
【００１１】所与のクロック周波数において、その回路
の伝達特性は実質的に容量比により決まる。キャパシタ
の容量値を適当に選ぶことによって、ローパス、ハイパ
ス、バンドパス、バンドリジェクト及び他のタイプのフ
ィルタを実現できる。このようなフィルタの多くは、全
てのタイプのスイッチト・キャパシタを組み込む必要は
ない。例えば、一般的にスイッチト・キャパシタ２２か
あるいはスイッチト・キャパシタ２６の何れかを組み込
む必要があるに過ぎず、その両方の組み込みは不要であ
る。したがって、図１に示す従来型バイクワッド、スイ
ッチト・キャパシタ・フィルタでは、通常、６つ以上の
スイッチト・キャパシタは必要ない。
【００１２】図示のごとく、差動増幅器１０はその反転
入力と出力の間にフィードバック・キャパシタ２８を接
続してある。スイッチト・キャパシタ２０は増幅器１０
のＩＮＰＵＴ信号と反転入力との間に接続されている。
さらに、スイッチト・キャパシタ２２も差動増幅器１０
のＩＮＰＵＴ信号と反転入力との間に接続されている。
スイッチト・キャパシタ１４は差動増幅器１０の出力と
差動増幅器１２の反転入力との間に接続してある。スイ
ッチト・キャパシタ２４はスイッチト・キャパシタ２６
と同様にＩＮＰＵＴ信号と差動増幅器１２の反転入力と
の間に接続してある。差動増幅器１２はその反転入力と
出力との間にフィードバック・キャパシタ３０を接続し
てあり、スイッチト・キャパシタ１８もまた差動増幅器
１２の反転入力と出力との間に接続してある。
【００１３】スイッチト・キャパシタには２つの構成が
ある。その１つの構成（スイッチト・キャパシタ２０）
では、キャパシタの両方のプレートがグラウンドかまた
はもう一方の端子に接続されるようなスイッチ構成であ
る。例えば、スイッチト・キャパシタ２０はＣＬＫｅ信
号により制御され、キャパシタの両方のプレートをその
キャパシタが入力信号と増幅器１０の非反転入力と間で
直列になるように接続する。次の相では、ＣＬＫｅ信号
により制御されるスイッチが開き、ＣＬＫｏ信号により
制御されるスイッチが導通モードになって両方のプレー
トがグラウンドに接続される。もう１つの構成（スイッ
チト・キャパシタ２６）では、一方のプレートがグラウ
ンドに接続されている間もう一方のプレートがグラウン
ドでない端子に接続されるようにプレートが交番的にグ
ラウンドに接続される。１つのモードで、ＣＬＫｅ信号
がキャパシタの一方のプレートをグラウンドに、もう一
方のプレートを増幅器１２の反転入力に接続する。もう
１つのモードでは、ＣＬＫｏ信号が一方のプレートをＩ
ＮＰＵＴ信号へ、もう一方の信号をグラウンドに接続す
る。
【００１４】図２は本発明の遮蔽キャパシタの単純化し
た構造図である。キャパシタは３つのプレート、即ち下
部プレート３４、中間遮蔽プレート３６及び上部プレー
ト３８を有する。下部プレート３４は多結晶シリコン材
料で形成され、酸化物層４０を隔てて基板の上方にあ
る。プレート３６は金属層であり、多結晶シリコンのプ
レート３４から酸化物層４２により分離されている。上
部プレート３８は金属層であり、遮蔽プレート３６から
酸化物層４４により分離されている。遮蔽プレート３６
は感知ノード(sensitive node)と呼ばれ、１つの端子４
６に接続してある。上部プレート３８と下部プレート３
４はノード４８に接続されるが、このノードを非感知ノ
ード(insensitive node)と呼ぶ。金属の上部プレート３
８はこの上に加えられた信号によるノイズから遮蔽プレ
ート３６を遮蔽する作用がある。同様に、プレート３４
は遮蔽プレート３６を基板のノイズから遮蔽するが、こ
れはこのノイズが誘電体層４０を介してプレート３６へ
結合できないことによる。この構造の等価回路を図３に
示す。
【００１５】図４は、本発明のキャパシタ構造を用いる
高損失積分器の論理図である。この構造は差動増幅器５
０を有し、その非反転入力がグラウンドに、また反転入
力がノード５２に接続されている。その出力はノード５
４に接続されている。第１のスイッチト・キャパシタ５
６の２つのプレートはノード５８と６０に接続されてい
る。ノード５８はキャパシタの遮蔽プレート３６に接続
されており、感知ノードであるのでＳを付した。ノード
５８はスイッチ６２に、またノード６０はスイッチ６４
に接続されている。スイッチ６２はグラウンドかノード
５２の何れかと接続するように動作するが、スイッチ６
４はグラウンドかＶＩＮで示した入力ノードの何れかと
接続するように動作する。これらのスイッチは、制御信
号に応答してスイッチ６２がグラウンドに接続された状
態にあるときスイッチ６４がＶＩＮと接続するため、ス
イッチト・キャパシタ２６と同様な構成を有する。スイ
ッチ６２及び６４はＭＯＳトランジスタまたは同様な構
造のもので構成される。
【００１６】第２のスイッチト・キャパシタ６６は増幅
器５０の反転入力と出力との間にフィードバック構成で
接続されている。キャパシタ６６の２つのプレートはノ
ード６８とノード７０の間に接続されている。キャパシ
タの感知プレートをＳで示すが、これはノード６８に接
続されている。ノード７０はスイッチ７２に接続され、
このスイッチはグラウンドと差動増幅器５０の出力との
間で切換え可能である。ノード６８はスイッチ７４に接
続され、このスイッチはグラウンドと差動増幅器５０の
反転入力との間で切換え可能である。スイッチ７２及び
７４は、キャパシタ６６の両方のプレートがグラウンド
かまたは差動増幅器５０の反転入力及び出力との間に接
続されるという点で、図１のスイッチト・キャパシタ２
０のスイッチと同様な構成である。
【００１７】フィードバック・キャパシタ７６は、差動
増幅器５０のフィードバックを行なうためその遮蔽プレ
ート３６である感知ノードがノード５２に、また２つの
プレート３４，３８がノード５４に接続されている。
【００１８】図５はキャパシタの構造を遮蔽プレート３
６のレベルで示す上面図である。遮蔽プレート３６は、
その関連回路の感知ノードとの接続のための接続デバイ
ス８０を備えたプレートとして示してある。図５ではこ
れは差動増幅器５０の負の入力として示されている。遮
蔽プレート３６の周縁部の周りには導電性リング８２が
ある。この導電性リング８２は遮蔽プレート３６と同じ
金属層であるため、それとほぼ同じ面の金属層により形
成されている。接点８５は下部プレート３４から延びて
酸化物層４２の開口８７を貫通し、またバイア又は接点
８４は上部プレート３８から延びて酸化物層４４の開口
８８を貫通する。導電性リング８２はこれらの接点８４
及び８５と遮蔽プレート３６との間に位置し、プレート
３４と感知プレート３６との間の漂遊容量を実質的にゼ
ロにする。導電性リング８２は集積回路の他のどこかの
接点（図示せず）を介してグラウンドに接続されてい
る。
【００１９】図６は二金属ＭＯＳプロセスを用いる本発
明キャパシタの断面図である。このデバイスは最初に半
導体基板の面上にトランジスタと他の関連の構造を形成
することにより製造する。処理の間、酸化物層４０がフ
ィールド酸化物層として形成される。このフィールド酸
化物層は通常、基板の活性領域を分離するために用いら
れる。フィールド酸化物層４０は約４０００オングスト
ロームの厚さを持つのが普通である。次いで多結晶シリ
コンより成る約３、４００オングストロームの厚さの層
を基板上に付着させる。さらにこの層にパターンを形成
してエッチングを行ないトランジスタのゲート、種々の
相互接続部及びプレート３４を形成する。その後、酸化
物層４２を形成するインターレベル酸化物層を基板上に
形成するが、この層は約６０００オングストロームの厚
さを有する。次いで酸化物層４２をエッチングしてプレ
ート３４とプレート３６との間にバイアまたは接点８７
を形成する。
【００２０】次いで、アルミニウムのような金属層を厚
さ約０．６マイクロメータのコンフォーマル・コーティ
ングを形成するように基板上に付着させる。このアルミ
ニウム層にパターンを形成した後エッチングして基板上
に遮蔽プレート３６、導電リング８２及び接点８５を含
む種々の相互接続部を形成する。エッチングは、図５に
示すようにプレート３６がプレート３４の上方に位置
し、導電性リング８２がプレート３６の周縁部の周りに
位置するように行なう。この層には導電性リング８２だ
けでなく中間相互接続ストリップ８３も形成される。相
互接続ストリップ８３は第１の金属層において下部プレ
ート３４の多結晶シリコン層と接点８５を介して相互接
続を行なうために用いられ、また第２の金属層と第１の
金属層とをバイア又は接点８８を介して相互接続するこ
とによりストリップ８３から上方へプレート３８の金属
層へ延びる接続が可能となる。
【００２１】第１の金属層のパターン形成及びエッチン
グを行なった後、第２のインターレベル酸化物層を基板
上に約６０００オングストロームの厚さに形成してそれ
にバイア又は接点８８をエッチングにより形成する。こ
の酸化物層はコンフォーマル・コーティングとなって基
板を遮蔽する。次いで、第２の金属層を基板上にコンフ
ォーマル・コーティングとして約１．０マイクロメータ
の厚さに形成し、バイア８８を充填して接点８４を形成
する。そしてこの層にパターン形成して基板上に種々の
相互接続部などを形成し、次いでエッチングを行なう。
【００２２】図７は本発明のキャパシタ構造を用いる完
全差動型スイッチト・キャパシタ積分器の論理図であ
る。差動増幅器９４の負の入力端子はノード９６に、ま
た正の入力端子はノード９８に接続されている。ノード
９６はスイッチ１００の１つの端子に、またスイッチの
もう１つの端子はグラウンドに接続されている。同様
に、ノード９８はスイッチ１０２の１つの端子に、また
そのもう１つの端子はグラウンドに接続されている。ノ
ード９６はまたフィードバック・キャパシタ１０４の感
知プレートに接続され、そのキャパシタのもう１つのプ
レートは増幅器９４の正の出力に接続されている。同様
に、ノード９８はフィードバック・キャパシタ１０６の
感知プレートに接続され、そのキャパシタのもう１つの
プレートは増幅器９４の負の出力に接続されている。
【００２３】スイッチト・キャパシタ１０８の感知プレ
ートはスイッチ１００のワイパーに接続され、このスイ
ッチト・キャパシタのもう１つのプレートはスイッチ１
１０のワイパーに接続されている。スイッチ１１０の１
つの端子は正の入力電圧に、もう１つの端子は負の入力
電圧に接続されている。スイッチト・キャパシタ１１２
の感知プレートはスイッチ１０２のワイパーに接続さ
れ、そのもう１つのプレートはスイッチ１１４のワイパ
ーに接続されている。スイッチ１１４の１つの端子は負
の入力に、もう１つの端子は正の入力に接続されてい
る。
【００２４】スイッチト・キャパシタ１０８と１１２は
その感知入力が共にそれぞれのスイッチ１００及び１０
２のワイパーに接続されている。スイッチ１００及び１
０２は共通のクロックによりクロックされてグラウンド
またはそれぞれのノード９６、９８に接続される。キャ
パシタ１０８，１１２のもう１つの側はスイッチ１１
０，１１４により制御されるが、その制御はキャパシタ
１１２のもう１つの側が負の入力に接続されているとき
キャパシタ１０８のもう１つの側が正の入力に接続され
るように行われる。クロックのもう１つのサイクルで
は、キャパシタ１０８のもう１つの側が負の入力へ、ま
たキャパシタ１１２のもう１つの側が正の入力へ接続さ
れる。
【００２５】要約すると、層の１つが遮蔽プレートであ
るマルチレベルキャパシタ構造が本発明により提供され
る。この遮蔽プレートは周縁部において相互接続された
２つの導電層の間にあり、このため遮蔽プレートが基板
ノイズからだけでなく外部ノイズからも隔離される。こ
の遮蔽プレートはスイッチト・キャパシタ構成の集積回
路の感知ノードに接続されるのが普通である。遮蔽プレ
ートをさらに隔離するには、遮蔽プレートの周縁部の周
りに導電性ガードリングを設け、グランドに接続し、遮
蔽プレートとほぼ同じ面に位置させる。
【図面の簡単な説明】
【図１】図１は従来型バイクワッド・スイッチト・キャ
パシタ・フィルタを示す。
【図２】図２はこのキャパシタ構造の単純化した概略図
である。
【図３】図３は図２の構造の等価回路である。
【図４】図４は本発明のスイッチト・キャパシタを用い
る高損失積分段の論理図である。
【図５】図５はキャパシタを遮蔽プレートのレベルで見
た上面図である。
【図６】図６はＭＯＳ二金属プロセスを用いる本発明の
キャパシタ構造の断面図である。
【図７】図７は本発明のキャパシタ構造を用いる完全差
動型積分器の論理図である。
【符号の説明】
１０，１２ 差動増幅器 １４，１６，１８，２０，２２，２４，２６ スイッチ
ト・キャパシタ ３４ 下部プレート ３６ 遮蔽プレート ３８ 上部プレート ４０，４２，４４ 酸化物層 ５６，６６ スイッチト・キャパシタ ８０ 接続デバイス ８２ 導電性リング ８４，８８ バイア ９４ 差動増幅器 １０８，１１２ スイッチト・キャパシタ

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 集積回路のキャパシタ構造であって、 第１の面上に半導体集積回路が形成された半導体基板
    と、 仮想グラウンドノードを有し、半導体の前記第１の面上
    に形成された部分回路と、 半導体基板の前記第１の面上に形成された第１及び第２
    のプレートを有するキャパシタとよりなり、 前記キャパシタは、 半導体基板の前記第１の面の一部の上方において第１の
    絶縁層より隔てられた第１の導電層と、 前記第１の導電層の一部の上方において第２の絶縁層に
    より隔てられた、遮蔽された第２の導電層と、 前記第２の導電層の一部の上方において第３の絶縁層に
    より隔てられた第３の導電層と、 前記キャパシタの第１プレートを構成する第２の導電層
    を前記部分回路の仮想グラウンドノードと接続する第１
    の接続デバイスと、 前記第１及び第３の導電層を相互接続して前記キャパシ
    タの第２プレートを形成し、第１と第３の導電層間の前
    記第２の導電層の部分をノイズと外部信号から遮蔽する
    第２の接続デバイスとよりなることを特徴とするキャパ
    シタ構造。
  2. 【請求項２】 前記第１の導電層はシリコン系材料より
    なることを特徴とする請求項１のキャパシタ構造。
  3. 【請求項３】 前記第１の導電層は多結晶シリコンより
    なることを特徴とする請求項１のキャパシタ構造。
  4. 【請求項４】 前記多結晶シリコンには所定レベルの不
    純物がドープされていることを特徴とする請求項３のキ
    ャパシタ構造。
  5. 【請求項５】 前記第２及び第３の導電層は二金属ＣＭ
    ＯＳプロセスで形成された金属層よりなることを特徴と
    する請求項１のキャパシタ構造。
  6. 【請求項６】 前記第２の接続デバイスは前記第１及び
    第３の導電層を前記デバイスの出力に接続して前記キャ
    パシタをフィードバック構成にすることを特徴とする請
    求項１のキャパシタ構造。
  7. 【請求項７】 前記第１の接続デバイスは、前記キャパ
    シタの第１のプレートを前記デバイスの仮想グラウンド
    ノードと所定の基準電圧との間で切換えるスイッチより
    なることを特徴とする請求項１のキャパシタ構造。
  8. 【請求項８】 前記第２の接続デバイスは、前記第１及
    び第３の導電層よりなるキャパシタの第２のプレートを
    入力信号と所定の基準電圧との間で切換えるスイッチよ
    りなることを特徴とする請求項７のキャパシタ構造。
  9. 【請求項９】 遮蔽された前記第２の導電層とほぼ同じ
    平面上にありその遮蔽された第２の導電層から所定の距
    離を置いて配設された第４の導電層と、第４の導電層を
    所定の電圧に接続する接続デバイスとさらに具備してな
    ることを特徴とする請求項１のキャパシタ構造。
  10. 【請求項１０】 前記所定の電圧がグラウンド電位であ
    ることを特徴とする請求項９のキャパシタ構造。
  11. 【請求項１１】 半導体基板の第１の面の上方に形成さ
    れた第１及び第２のプレートを有し、その１つがスイッ
    チト・キャパシタ構造の電圧感知ノードに接続されるよ
    うに作動可能なスイッチト・キャパシタ構造用多層キャ
    パシタであって、 半導体基板の前記第１の面の一部の上方において第１の
    絶縁層により隔てられた第１の導電層と、 前記第１の導電層の一部の上方において第２の絶縁層に
    より隔てられた、遮蔽された第２の導電層と、 遮蔽された前記第２の導電層とほぼ同じ平面内にあり、
    その第２の導電層の外側周縁部においてそれから所定の
    距離おいて配設された遮蔽導電層と、 前記遮蔽導電層を所定の電圧に接続する接続デバイス
    と、 前記第２の導電層の一部の上方において第３の絶縁層に
    より隔てられた第３の導電層と、 前記第１と第３の導電層間においてそれらの周縁部に沿
    って接続され、前記第２及び第３の絶縁層を貫通して前
    記第１と第３の導電層を導電接続する複数の接続デバイ
    スとよりなり、 前記複数の接続デバイスは遮蔽された前記第２の導電層
    から前記遮蔽導電層により隔てられており、このため前
    記第１及び第３の導電層がキャパシタの１つのプレート
    を形成し、遮蔽された前記第２の導電層がキャパシタの
    感知プレートを構成することを特徴とする多層キャパシ
    タ。
  12. 【請求項１２】 前記第１の導電層はシリコン系材料よ
    りなることを特徴とする請求項１１のキャパシタ構造。
  13. 【請求項１３】 前記第１の導電層は多結晶シリコンよ
    りなることを特徴とする請求項１１のキャパシタ構造。
  14. 【請求項１４】 前記多結晶シリコンには所定レベルの
    不純物がドープされていることを特徴とする請求項１３
    のキャパシタ構造。
  15. 【請求項１５】 前記第２及び第３の導電層は二金属Ｃ
    ＭＯＳプロセスで形成された金属層よりなることを特徴
    とする請求項１１のキャパシタ構造。
  16. 【請求項１６】 集積回路のキャパシタ構造であって、 第１の面上に半導体集積回路が形成された半導体基板
    と、 差動仮想グラウンドノードを有し、半導体の前記第１の
    面上に形成された差動入力部分回路と、 半導体基板の前記第１の面上に形成された第１及び第２
    のプレートを有するキャパシタとよりなり、 前記キャパシタは、 半導体基板の前記第１の面の一部の上方において第１の
    絶縁層より隔てられた第１の導電層と、 前記第１の導電層の一部の上方において第２の絶縁層に
    より隔てられた、遮蔽された第２の導電層と、 前記第２の導電層の一部の上方において第３の絶縁層に
    より隔てられた第３の導電層と、 前記キャパシタの第１プレートを構成する第２の導電層
    を前記部分回路の差動仮想グラウンドノードと接続する
    第１の接続デバイスと、 前記第１及び第３の導電層を相互接続して前記キャパシ
    タの第２プレートを形成し、第１と第３の導電層間の前
    記第２の導電層の部分をノイズと外部信号から遮蔽する
    第２の接続デバイスとよりなることを特徴とするキャパ
    シタ構造。
  17. 【請求項１７】 前記第１の導電層は多結晶シリコンよ
    りなることを特徴とする請求項１６のキャパシタ構造。
  18. 【請求項１８】 前記第２及び第３の導電層は二金属Ｃ
    ＭＯＳプロセスで形成された金属層よりなることを特徴
    とする請求項１６のキャパシタ構造。
  19. 【請求項１９】 前記第２の接続デバイスは前記第１及
    び第３の導電層を前記デバイスの出力に接続して前記キ
    ャパシタをフィードバック構成にすることを特徴とする
    請求項１６のキャパシタ構造。
  20. 【請求項２０】 前記第１の接続デバイスは、前記キャ
    パシタの第１のプレートを前記デバイスの差動仮想グラ
    ウンドノードと所定の基準電圧との間で切換えるスイッ
    チよりなることを特徴とする請求項１６のキャパシタ構
    造。
  21. 【請求項２１】 前記第２の接続デバイスは、前記第１
    及び第３の導電層よりなるキャパシタの第２のプレート
    を入力信号と所定の基準電圧との間で切換えるスイッチ
    よりなることを特徴とする請求項２０のキャパシタ構
    造。
  22. 【請求項２２】 遮蔽された前記第２の導電層とほぼ同
    じ平面上にありその遮蔽された第２の導電層から所定の
    距離を置いて配設された第４の導電層と、第４の導電層
    をグラウンドに接続する接続デバイスとさらに具備して
    なることを特徴とする請求項１６のキャパシタ構造。
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