JPH0528528B2 - - Google Patents
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- JPH0528528B2 JPH0528528B2 JP59253004A JP25300484A JPH0528528B2 JP H0528528 B2 JPH0528528 B2 JP H0528528B2 JP 59253004 A JP59253004 A JP 59253004A JP 25300484 A JP25300484 A JP 25300484A JP H0528528 B2 JPH0528528 B2 JP H0528528B2
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- JP
- Japan
- Prior art keywords
- power supply
- circuit
- supply terminal
- voltage drop
- mos type
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、例えば実行チヤンネル長が1μｍ
以下の高密度に微細化されたMOSトランジスタ
を含むMOS型半導体装置に関する。
以下の高密度に微細化されたMOSトランジスタ
を含むMOS型半導体装置に関する。
［発明の技術的背景とその問題点］
一般にMOSトランジスタを含むMOS型半導体
装置の発展には目覚ましいものがあり、1960年代
の後半では実効チヤンネル長が約10μｍのMOSト
ランジスタによる集積度が数十乃至数百素子のも
のが実現されている。さらに微細加工化、高集積
化が進み、近年では、実効チヤンネル長が1.5μｍ
程度で素子数も数十万素子のVLSIへと発展を続
け、さらには実効チヤンネル長が1μｍ以下の高
集積度MOSトランジスタによる、より高速で低
消費電力の半導体装置が実現されるようになつて
きた。
装置の発展には目覚ましいものがあり、1960年代
の後半では実効チヤンネル長が約10μｍのMOSト
ランジスタによる集積度が数十乃至数百素子のも
のが実現されている。さらに微細加工化、高集積
化が進み、近年では、実効チヤンネル長が1.5μｍ
程度で素子数も数十万素子のVLSIへと発展を続
け、さらには実効チヤンネル長が1μｍ以下の高
集積度MOSトランジスタによる、より高速で低
消費電力の半導体装置が実現されるようになつて
きた。
ところで、従来のMOS型半導体装置は、外部
供給電源で直接に内部機能回路を動作させてい
て、供給電源電圧も内部機能回路を構成する
MOSトランジスタの実効チヤンネル長の縮小と
共に低減されてきている。例えば、上記1.5μｍの
実効チヤンネル長のものでは、5V単一電源下で
動作されている。
供給電源で直接に内部機能回路を動作させてい
て、供給電源電圧も内部機能回路を構成する
MOSトランジスタの実効チヤンネル長の縮小と
共に低減されてきている。例えば、上記1.5μｍの
実効チヤンネル長のものでは、5V単一電源下で
動作されている。
しかしながら、さらに微細化されたMOS素子
は、信頼性の面から考えて、従来と同一の電源電
圧下で動作させるのは困難である。何故ならば、
MOS素子中での電界が高まることにより高いエ
ネルギーを持つたキヤリアが酸化膜中に飛込み、
素子の信頼性を損うためである。また、従来の
MOS型半導体装置では、閾電圧以下での漏れ電
流および拡散層を含むノードのアンダーシユート
の問題等を解決するためや、拡散層の接合容量を
小さくするために、例えばＮチヤンネル素子の場
合で述べれば、半導体基板を接地電位より低い電
位にバイアスし素子接合を逆バイアスしていた。
（第８図参照）。
は、信頼性の面から考えて、従来と同一の電源電
圧下で動作させるのは困難である。何故ならば、
MOS素子中での電界が高まることにより高いエ
ネルギーを持つたキヤリアが酸化膜中に飛込み、
素子の信頼性を損うためである。また、従来の
MOS型半導体装置では、閾電圧以下での漏れ電
流および拡散層を含むノードのアンダーシユート
の問題等を解決するためや、拡散層の接合容量を
小さくするために、例えばＮチヤンネル素子の場
合で述べれば、半導体基板を接地電位より低い電
位にバイアスし素子接合を逆バイアスしていた。
（第８図参照）。
しかし、従来の基板バイアスは、上記第８図に
示したように、同一の半導体チツプ上に形成され
た基板バイアス発生回路（SSB）で負の電位（Ｎ
−ch）を発生するため、このバイアス発生回路
で無駄な電力が消費されてしまい、たとえスタン
バイ時でも余分な電力が消費されていた。また、
例えば上記基板バイアスをCMOS素子で印加す
る場合には、ＮチヤンネルMOSトランジスタの
ソースおよびドレイン領域のN+拡散層とＰウエ
ル領域およびＮ基板とで形成されるNPNトラン
ジスタまたは上記ソースおよびドレイン領域の
N+拡散層とＰ基板およびＮウエル領域で形成さ
れるNPNトランジスタのエミツタ−ベース間に、
高インピーダンスの基板バイアス発生回路が介在
されるため、ラツチアツプというCMOS特有の
問題が生じ易いという欠点があつた。
示したように、同一の半導体チツプ上に形成され
た基板バイアス発生回路（SSB）で負の電位（Ｎ
−ch）を発生するため、このバイアス発生回路
で無駄な電力が消費されてしまい、たとえスタン
バイ時でも余分な電力が消費されていた。また、
例えば上記基板バイアスをCMOS素子で印加す
る場合には、ＮチヤンネルMOSトランジスタの
ソースおよびドレイン領域のN+拡散層とＰウエ
ル領域およびＮ基板とで形成されるNPNトラン
ジスタまたは上記ソースおよびドレイン領域の
N+拡散層とＰ基板およびＮウエル領域で形成さ
れるNPNトランジスタのエミツタ−ベース間に、
高インピーダンスの基板バイアス発生回路が介在
されるため、ラツチアツプというCMOS特有の
問題が生じ易いという欠点があつた。
［発明の目的］
本発明は上記の点に鑑みてなされたもので、例
えば素子の集積度を高密度に微細化した場合で
も、外部電源電圧が直接供給されることなく、信
頼性の高い動作が可能になると共に、スタンバイ
時における消費電力の大幅に低減化が可能になる
MOS型半導体装置を提供することを目的とする。
えば素子の集積度を高密度に微細化した場合で
も、外部電源電圧が直接供給されることなく、信
頼性の高い動作が可能になると共に、スタンバイ
時における消費電力の大幅に低減化が可能になる
MOS型半導体装置を提供することを目的とする。
［発明の概要］
すなわちこの発明に係わるMOS型半導体装置
は、外部電源端子から供給される電源電圧を、そ
の電圧降下が電流に対して非線形性を示す定電圧
降下回路を介して降下させ、この降下電圧を同一
基板上に形成されたMOS型主回路の内部電源端
子に供給し、そして上記基板領域またはそのウエ
ル領域を上記外部電源端子に接続するようにした
ものである。
は、外部電源端子から供給される電源電圧を、そ
の電圧降下が電流に対して非線形性を示す定電圧
降下回路を介して降下させ、この降下電圧を同一
基板上に形成されたMOS型主回路の内部電源端
子に供給し、そして上記基板領域またはそのウエ
ル領域を上記外部電源端子に接続するようにした
ものである。
［発明の実施例］
以下図面を参照して本発明の一実施例を説明す
る。
る。
第１図はその概念的なブロツク構成を示すもの
で、このMOS型半導体装置は例えばその実効チ
ヤンネル長が1μｍ以下に微細化されたMOS型主
回路１１と定電圧降下回路１２とから構成され
る。上記主回路１１の内部電源端子Vsは定電圧
降下回路１２を介して接地電位となる外部電源端
子Vssに接続される。また、上記MOS型主回路
１１を構成する素子の基板領域またはウエル領域
には、上記定電圧降下回路１２が接続された側の
外部電源端子Vssが接続される。
で、このMOS型半導体装置は例えばその実効チ
ヤンネル長が1μｍ以下に微細化されたMOS型主
回路１１と定電圧降下回路１２とから構成され
る。上記主回路１１の内部電源端子Vsは定電圧
降下回路１２を介して接地電位となる外部電源端
子Vssに接続される。また、上記MOS型主回路
１１を構成する素子の基板領域またはウエル領域
には、上記定電圧降下回路１２が接続された側の
外部電源端子Vssが接続される。
次に、第２図は上記第１図における実施例回路
の具体的な回路構成を示すもので、MOS型トラ
ンジスタQ2〜Q6で構成される主回路１１の高電
位側の電源端子Vsには、定電圧降下回路１２を
介して接地電位の外部電源端子Vssを接続する。
この定電圧降下回路１２は、ゲート電極とソース
電極とを接続したMOSトランジスタQ1と、ダイ
オードD1，D2とをそれぞれ直列に接続して構成
する。ここで、上記定電圧降下回路１２の電流電
圧特性は、例えば第３図に示すように、点Ａ，Ｂ
を通る電流依存性の小さい定電圧特性、つまり電
圧降下Ｖが電流Ｉに対して非線形を示す特性を有
している。すなわち、主回路電流IAはそれぞれの
動作モードにより大きく変動するが、これに伴う
点Ａ，Ｂに対応する電圧Vs１，Vs２は、小さな
範囲内のみでの電圧変動に抑さえられる。ここ
で、上記トランジスタQ1は、例えば主回路１１
が電流を流さないスタンバイ時にある場合でも、
電源端子Vs〜Vss間に１ダイオードD1当り例え
ば0.7V程度の電位差を設定し基板バイアスを供
給するためのものである。この場合、その消費電
流は極めて小さな値で済むようになる。また、こ
れにより、電源の投入直後に外部電源端子Vssを
を介して各MOSトランジスタQ2〜Q6に負の基板
バイアスが供給されるようになる。また、上記定
電圧降下回路１２は、主回路１１で消費される大
電流を供給することが可能な電流駆動能力を有す
るもので、これによりMOS型主回路１１に供給
される電圧は、例えば上記第３図における点Ａに
対応するVs２に降下されるようになる。したが
つて、微細化されたMOS型回路１１の高い動作
信頼性が得られるようになる。
の具体的な回路構成を示すもので、MOS型トラ
ンジスタQ2〜Q6で構成される主回路１１の高電
位側の電源端子Vsには、定電圧降下回路１２を
介して接地電位の外部電源端子Vssを接続する。
この定電圧降下回路１２は、ゲート電極とソース
電極とを接続したMOSトランジスタQ1と、ダイ
オードD1，D2とをそれぞれ直列に接続して構成
する。ここで、上記定電圧降下回路１２の電流電
圧特性は、例えば第３図に示すように、点Ａ，Ｂ
を通る電流依存性の小さい定電圧特性、つまり電
圧降下Ｖが電流Ｉに対して非線形を示す特性を有
している。すなわち、主回路電流IAはそれぞれの
動作モードにより大きく変動するが、これに伴う
点Ａ，Ｂに対応する電圧Vs１，Vs２は、小さな
範囲内のみでの電圧変動に抑さえられる。ここ
で、上記トランジスタQ1は、例えば主回路１１
が電流を流さないスタンバイ時にある場合でも、
電源端子Vs〜Vss間に１ダイオードD1当り例え
ば0.7V程度の電位差を設定し基板バイアスを供
給するためのものである。この場合、その消費電
流は極めて小さな値で済むようになる。また、こ
れにより、電源の投入直後に外部電源端子Vssを
を介して各MOSトランジスタQ2〜Q6に負の基板
バイアスが供給されるようになる。また、上記定
電圧降下回路１２は、主回路１１で消費される大
電流を供給することが可能な電流駆動能力を有す
るもので、これによりMOS型主回路１１に供給
される電圧は、例えば上記第３図における点Ａに
対応するVs２に降下されるようになる。したが
つて、微細化されたMOS型回路１１の高い動作
信頼性が得られるようになる。
ここで、第４図は、上記第２図における定電圧
降下回路１２のダイオード構造を基板断面にて示
すもので、端子Ｋをエミツタ、端子Ａをベース、
コレクタにそれぞれ接続した構成とし、上記端子
ＫはVssに、また上記端子ＡはVsおよび高抵抗Ｒ
を介してVccに接続される。すなわち、ベース領
域となるＰ型拡散層をＮ型のコレクタ領域で囲む
ことにより、Ｋ端子を介してN+領域から注入さ
れた電子は、上記コレクタ領域にて完全に集めら
れるようになり、単にPN接合で形成した場合と
は異なり、基板中を少数キヤリアが拡散すること
なく、ラツチアツプ等の問題は防止されるように
なる。
降下回路１２のダイオード構造を基板断面にて示
すもので、端子Ｋをエミツタ、端子Ａをベース、
コレクタにそれぞれ接続した構成とし、上記端子
ＫはVssに、また上記端子ＡはVsおよび高抵抗Ｒ
を介してVccに接続される。すなわち、ベース領
域となるＰ型拡散層をＮ型のコレクタ領域で囲む
ことにより、Ｋ端子を介してN+領域から注入さ
れた電子は、上記コレクタ領域にて完全に集めら
れるようになり、単にPN接合で形成した場合と
は異なり、基板中を少数キヤリアが拡散すること
なく、ラツチアツプ等の問題は防止されるように
なる。
次に、第５図乃至第７図にそれぞれこの発明の
他の実施例を示す。
他の実施例を示す。
まず、第５図における実施例回路では、MOS
型回路I1，I2，I3内において、特に小さな振幅を
検出する必要のある入力段回路I1の電源端子のみ
を、直接定電圧降下回路１２の電源電源端子Vss
に接続する。これにより、上記入力段回路I1が、
多少と言えども変動する定電圧降下回路１２の降
下電圧Vsに影響されることはない。ここで、上
記入力段I1におけるMOSトランジスタのみ高耐
圧化する。この場合、入力段I1の占める基板上の
面積は極めて少ないため、素子の集積密度にはほ
とんど影響を与えることはない。
型回路I1，I2，I3内において、特に小さな振幅を
検出する必要のある入力段回路I1の電源端子のみ
を、直接定電圧降下回路１２の電源電源端子Vss
に接続する。これにより、上記入力段回路I1が、
多少と言えども変動する定電圧降下回路１２の降
下電圧Vsに影響されることはない。ここで、上
記入力段I1におけるMOSトランジスタのみ高耐
圧化する。この場合、入力段I1の占める基板上の
面積は極めて少ないため、素子の集積密度にはほ
とんど影響を与えることはない。
また、第６図における実施例回路では、本発明
をメモリ装置に応用した場合を示すもので、図中
のメモリセルアレイMCA内には１つのメモリセ
ルのみ示しているが、実際にはこのようなメモリ
セルが行列状に多数配列されるものとする。つま
り、このメモリセルアレイMCAにおいては、行
方向に走るワード線WLにより選択トランジスタ
ＱをON／OFFせしめメモリセルの選択を行な
い、列方向に走るビツト線BLにより信号の書込
みおよび呼出しを行なうものである。ここでビツ
ト線駆動回路DBの電源端子に、電圧降下回路１
２からの降下電圧Vsを供給し、ビツト線BLのレ
ベルおよびメモリセルノードＭが上記降下電圧
Vsより低下しないようにする。これによりビツ
ト線BLは、常に基板電位より高いレベルで維持
されるようになり、その接合容量により浮遊容量
は減少するようになる。また、それぞれのメモリ
セルの容量素子Cmにおける共通の端子電圧Vp
lateが変動すると、これに伴いメモリノードＭも
容量結合により変動するが、もし上記容量素子
Cmの端子電圧Vp lateが例えば電源にノイズが
入つたこと等により負の方向に変動した場合に
は、上記メモリノードＭは書込まれた最低電位よ
りも低い電圧となる。つまり、このような場合に
おいても、上記電圧降下回路１２の出力電圧Vs
と基板電位Vssとに差があるため、素子のPN接
合間が順バイアスになることはない。
をメモリ装置に応用した場合を示すもので、図中
のメモリセルアレイMCA内には１つのメモリセ
ルのみ示しているが、実際にはこのようなメモリ
セルが行列状に多数配列されるものとする。つま
り、このメモリセルアレイMCAにおいては、行
方向に走るワード線WLにより選択トランジスタ
ＱをON／OFFせしめメモリセルの選択を行な
い、列方向に走るビツト線BLにより信号の書込
みおよび呼出しを行なうものである。ここでビツ
ト線駆動回路DBの電源端子に、電圧降下回路１
２からの降下電圧Vsを供給し、ビツト線BLのレ
ベルおよびメモリセルノードＭが上記降下電圧
Vsより低下しないようにする。これによりビツ
ト線BLは、常に基板電位より高いレベルで維持
されるようになり、その接合容量により浮遊容量
は減少するようになる。また、それぞれのメモリ
セルの容量素子Cmにおける共通の端子電圧Vp
lateが変動すると、これに伴いメモリノードＭも
容量結合により変動するが、もし上記容量素子
Cmの端子電圧Vp lateが例えば電源にノイズが
入つたこと等により負の方向に変動した場合に
は、上記メモリノードＭは書込まれた最低電位よ
りも低い電圧となる。つまり、このような場合に
おいても、上記電圧降下回路１２の出力電圧Vs
と基板電位Vssとに差があるため、素子のPN接
合間が順バイアスになることはない。
尚、上記各実施例では、定電圧降下回路１２を
それぞれ定電圧側の外部電源端子VssとMOS型
主回路１１の内部電源端子Vsとの間に介在して
構成する場合を述べたが、例えばそれぞれ高電位
側の外部電源端子Vccと主回路１１の内部電源端
子との間に介在し、Ｃ（コンプリメンタリー）
MOS型回路におけるＰチヤンネルMOSトランジ
スタの基板バイアスを得るようにしてもよい。こ
こで第７図におけるメモリ装置での実施例回路で
は、それぞれ高電位側の外部電源端子Vccとメモ
リセルアレイMCAのビツト線駆動回路DBの内部
電源端子Vcとの間に定電圧降下回路１２を介在
して構成する。これにより、ビツト線BLの電位
が低下し上記駆動回路DBのMOSトランジスタ
の、特にソース・ドレイン間に加わる電圧が下げ
られるようになり、上記実施例と同様にして信頼
性が向上する。また、これにより、ワード線WL
の高圧電位をブートストラツプ回路を用いて電源
電圧Vccより高くする必要がなくなる。
それぞれ定電圧側の外部電源端子VssとMOS型
主回路１１の内部電源端子Vsとの間に介在して
構成する場合を述べたが、例えばそれぞれ高電位
側の外部電源端子Vccと主回路１１の内部電源端
子との間に介在し、Ｃ（コンプリメンタリー）
MOS型回路におけるＰチヤンネルMOSトランジ
スタの基板バイアスを得るようにしてもよい。こ
こで第７図におけるメモリ装置での実施例回路で
は、それぞれ高電位側の外部電源端子Vccとメモ
リセルアレイMCAのビツト線駆動回路DBの内部
電源端子Vcとの間に定電圧降下回路１２を介在
して構成する。これにより、ビツト線BLの電位
が低下し上記駆動回路DBのMOSトランジスタ
の、特にソース・ドレイン間に加わる電圧が下げ
られるようになり、上記実施例と同様にして信頼
性が向上する。また、これにより、ワード線WL
の高圧電位をブートストラツプ回路を用いて電源
電圧Vccより高くする必要がなくなる。
［発明の効果］
以上のようにこの発明によれば、外部電源端子
から供給される電源電圧を、その電圧降下が電流
に対して非線形性を示す定電圧降下回路を介して
降下させ、この降下電圧を同一基板上に形成され
たMOS型主回路の内部電源端子に供給し、そし
て上記基板領域またはそのウエル領域を上記外部
電源端子に接続するようにしたので、例えば素子
の集積度を高密度に微細化した場合でも、外部電
源電圧が直接供給されることなく、信頼性の高い
動作が可能になると共に、スタンバイ時における
消費電力の大幅な低減化が可能になるMOS型半
導体装置を提供できる。
から供給される電源電圧を、その電圧降下が電流
に対して非線形性を示す定電圧降下回路を介して
降下させ、この降下電圧を同一基板上に形成され
たMOS型主回路の内部電源端子に供給し、そし
て上記基板領域またはそのウエル領域を上記外部
電源端子に接続するようにしたので、例えば素子
の集積度を高密度に微細化した場合でも、外部電
源電圧が直接供給されることなく、信頼性の高い
動作が可能になると共に、スタンバイ時における
消費電力の大幅な低減化が可能になるMOS型半
導体装置を提供できる。
第１図はこの発明の一実施例に係わるMOS型
半導体装置を示す概略的ブロツク構成図、第２図
は上記第１図におけるMOS型半導体装置の具体
例を示す回路構成図、第３図は上記第２図の
MOS型半導体装置における定電圧降下回路の電
流電圧特性を示す図、第４図は上記第２図の
MOS型半導体装置における定電圧降下回路のダ
イオード構造を示す基板断面図、第５図乃至第７
図はそれぞれこの発明の他の実施例を示す図、第
８図は従来のMOS型半導体装置を示す図である。 １１……MOS型主回路、１２……定電圧降下
回路、Vss，Vcc……外部電源端子、Vs，Vc…
…内部電源端子、Q1〜Q6……MOSトランジス
タ、D1，D2……ダイオード、I1……入力段回路、
DB……ビツト線駆動回路。
半導体装置を示す概略的ブロツク構成図、第２図
は上記第１図におけるMOS型半導体装置の具体
例を示す回路構成図、第３図は上記第２図の
MOS型半導体装置における定電圧降下回路の電
流電圧特性を示す図、第４図は上記第２図の
MOS型半導体装置における定電圧降下回路のダ
イオード構造を示す基板断面図、第５図乃至第７
図はそれぞれこの発明の他の実施例を示す図、第
８図は従来のMOS型半導体装置を示す図である。 １１……MOS型主回路、１２……定電圧降下
回路、Vss，Vcc……外部電源端子、Vs，Vc…
…内部電源端子、Q1〜Q6……MOSトランジス
タ、D1，D2……ダイオード、I1……入力段回路、
DB……ビツト線駆動回路。
Claims (1)
- 【特許請求の範囲】 １ 外部から電源電圧が供給される外部電源端子
と、 この外部電源端子から供給される電圧により生
じる電圧降下が電流に対して非線形性を示す１個
もしくは直列接続された２個以上のダイオードを
有してなる定電圧降下回路と、 この定電圧降下回路と同一基板上に形成された
メモリセル用MOS型ビツト線駆動回路と、 上記定電圧降下回路を介して降下された電圧が
供給される上記メモリセル用MOS型ビツト線駆
動回路の電源端子とを具備し、 上記メモリセル用MOS型ビツト線駆動回路が
形成された基板領域またはそのウエル領域を上記
外部電源端子に接続し、上記ビツト線のレベルを
基板電位より高いレベルで維持することを特徴と
するMOS型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59253004A JPS61131617A (ja) | 1984-11-30 | 1984-11-30 | Ｍｏｓ型半導体装置 |
| US06/800,301 US4698789A (en) | 1984-11-30 | 1985-11-21 | MOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59253004A JPS61131617A (ja) | 1984-11-30 | 1984-11-30 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131617A JPS61131617A (ja) | 1986-06-19 |
| JPH0528528B2 true JPH0528528B2 (ja) | 1993-04-26 |
Family
ID=17245148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59253004A Granted JPS61131617A (ja) | 1984-11-30 | 1984-11-30 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131617A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208496A (ja) * | 1986-03-10 | 1987-09-12 | Toshiba Corp | Ｍｏｓ集積回路 |
| JPS6364359A (ja) * | 1986-09-04 | 1988-03-22 | Sony Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856531A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 論理回路 |
-
1984
- 1984-11-30 JP JP59253004A patent/JPS61131617A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61131617A (ja) | 1986-06-19 |
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