JPH0528658A - １−７コード信号デコード装置 - Google Patents
１−７コード信号デコード装置Info
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- JPH0528658A JPH0528658A JP3207455A JP20745591A JPH0528658A JP H0528658 A JPH0528658 A JP H0528658A JP 3207455 A JP3207455 A JP 3207455A JP 20745591 A JP20745591 A JP 20745591A JP H0528658 A JPH0528658 A JP H0528658A
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- 238000009432 framing Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 記録再生装置から読出されたアナログ状信号
を１−７コード信号に変換し、この信号を更にNRZ デー
タに変換する１−７コード信号デコード装置において、
１−７コード信号のフレーミングの調整であるデコード
用クロックの位相調整を簡単なハードウェアで行う。 【構成】 デコード用クロックとして予め120 度づつ位
相差を有する３種のクロックＡ〜Ｃを発生させておく。
１−７コード信号のデコード回路１によるデコードNRZ
Ｘ1 ，Ｘ2 のビットパターンをデコードコントロール回
路２にて判定し、それに応じたステイト信号Ａ〜Ｃを生
成する。このステイト信号Ａ〜Ｃの状態をステイトラッ
チ回路３でラッチしこのラッチ出力Ａ〜Ｃによって先の
クロックＡ〜Ｃを選択回路４で選択してデコード用クロ
ックとして用いる。デコード回路２のデコードビットパ
ターンが期待値になったときのデコード用クロックを適
正なクロックとする。
を１−７コード信号に変換し、この信号を更にNRZ デー
タに変換する１−７コード信号デコード装置において、
１−７コード信号のフレーミングの調整であるデコード
用クロックの位相調整を簡単なハードウェアで行う。 【構成】 デコード用クロックとして予め120 度づつ位
相差を有する３種のクロックＡ〜Ｃを発生させておく。
１−７コード信号のデコード回路１によるデコードNRZ
Ｘ1 ，Ｘ2 のビットパターンをデコードコントロール回
路２にて判定し、それに応じたステイト信号Ａ〜Ｃを生
成する。このステイト信号Ａ〜Ｃの状態をステイトラッ
チ回路３でラッチしこのラッチ出力Ａ〜Ｃによって先の
クロックＡ〜Ｃを選択回路４で選択してデコード用クロ
ックとして用いる。デコード回路２のデコードビットパ
ターンが期待値になったときのデコード用クロックを適
正なクロックとする。
Description
【０００１】
【技術分野】本発明は１−７コード信号デコード装置に
関し、特に記録再生装置の読出しヘッドから読出された
アナログ状信号をディジタルの１−７コード信号に変換
してこの１−７コード信号をデコード用クロック信号に
よりNRZ データ信号にデコードするデコード装置に関す
るものである。
関し、特に記録再生装置の読出しヘッドから読出された
アナログ状信号をディジタルの１−７コード信号に変換
してこの１−７コード信号をデコード用クロック信号に
よりNRZ データ信号にデコードするデコード装置に関す
るものである。
【０００２】
【従来技術】かかるデコード装置においては、１−７コ
ード信号中に存在するフレーム同期パターンを検出し
て、このフレーム同期パターンをNRZ ２ビット信号“０
０”にデコードすることが必要となる。
ード信号中に存在するフレーム同期パターンを検出し
て、このフレーム同期パターンをNRZ ２ビット信号“０
０”にデコードすることが必要となる。
【０００３】この場合、フレーム同期パターンは“001
”なるパターンが連続したものであって“……0010010
01 ……”なるパターンとなっている。これをデコード
用クロックを用いてNRZ ２ビット信号にデコードするの
であるが、当該クロックの位相すなわちフレーミングの
取り方により100100100 ，010010010 ，001001001 の３
通りのパターンがあり、この１−７コード３ビットのパ
ターンはNRZ ２ビットの“１１”，“１０”，“００”
に夫々デコードされる。
”なるパターンが連続したものであって“……0010010
01 ……”なるパターンとなっている。これをデコード
用クロックを用いてNRZ ２ビット信号にデコードするの
であるが、当該クロックの位相すなわちフレーミングの
取り方により100100100 ，010010010 ，001001001 の３
通りのパターンがあり、この１−７コード３ビットのパ
ターンはNRZ ２ビットの“１１”，“１０”，“００”
に夫々デコードされる。
【０００４】ここで、フレーム同期パターンは00100100
1 なるフレーミングであって、これに対応するNRZ ２ビ
ットパターンは“００”となる必要がある。
1 なるフレーミングであって、これに対応するNRZ ２ビ
ットパターンは“００”となる必要がある。
【０００５】そこで、この１−７コード信号のフレーム
同期パターンを正しくフレーミングするために、デコー
ド用クロック信号の位相を正しく調整制御することが要
求される。この様なデコード用クロック信号の位相調整
をなすための従来の構成が図７に示されている。
同期パターンを正しくフレーミングするために、デコー
ド用クロック信号の位相を正しく調整制御することが要
求される。この様なデコード用クロック信号の位相調整
をなすための従来の構成が図７に示されている。
【０００６】図において、デコード回路１は１−７コー
ド信号をデコード用クロック信号によって２ビットのデ
コードNRZ Ｘ1 ，Ｘ2 に変換するものであり、デコード
コントロール回路２はこのデコードNRZ Ｘ1 ，Ｘ2 のビ
ットパターン状態に応じて３つのステイト信号Ａ〜Ｃを
発生するもので、ステイト信号Ａ〜Ｃを択一的にアクテ
ィブとする。
ド信号をデコード用クロック信号によって２ビットのデ
コードNRZ Ｘ1 ，Ｘ2 に変換するものであり、デコード
コントロール回路２はこのデコードNRZ Ｘ1 ，Ｘ2 のビ
ットパターン状態に応じて３つのステイト信号Ａ〜Ｃを
発生するもので、ステイト信号Ａ〜Ｃを択一的にアクテ
ィブとする。
【０００７】デコードシーケンス回路６はステイト信号
Ａ〜Ｃが変化するタイミングに応答してクロックホール
ド信号を生成すると共に、ステイト信号Ａ〜Ｃの変化が
検出されなくなったときにフレーム調整終了信号を生成
するものである。
Ａ〜Ｃが変化するタイミングに応答してクロックホール
ド信号を生成すると共に、ステイト信号Ａ〜Ｃの変化が
検出されなくなったときにフレーム調整終了信号を生成
するものである。
【０００８】クロックホールド信号はデコード用クロッ
ク信号のパルスを欠落させて位相補正をなすための信号
であり、クロック補正回路８へ入力される。また、フレ
ーム調整終了信号はフレーミングが正しく調整されたこ
とを示す信号であり、NRZ ピットアウトプットコントロ
ール回路５へ入力される。
ク信号のパルスを欠落させて位相補正をなすための信号
であり、クロック補正回路８へ入力される。また、フレ
ーム調整終了信号はフレーミングが正しく調整されたこ
とを示す信号であり、NRZ ピットアウトプットコントロ
ール回路５へ入力される。
【０００９】クロック初期位相合せ回路７はデコードス
タート信号の入力に応答してデコード用クロックの初期
位相合せ信号を生成するものであり、クロック補正回路
８はこの初期位相合せ信号とクロックホールド信号とに
応じてデコード用クロックの位相調整をなすものであ
る。
タート信号の入力に応答してデコード用クロックの初期
位相合せ信号を生成するものであり、クロック補正回路
８はこの初期位相合せ信号とクロックホールド信号とに
応じてデコード用クロックの位相調整をなすものであ
る。
【００１０】NRZ ビットアウトプットコントロール回路
５はフレーム調整終了信号の入力に応答してデコードさ
れたNRZ Ｘ1 ，Ｘ2 の２ビットデータを導出するもので
ある。
５はフレーム調整終了信号の入力に応答してデコードさ
れたNRZ Ｘ1 ，Ｘ2 の２ビットデータを導出するもので
ある。
【００１１】図８は図７の従来装置の各部信号波形例を
示すタイムチャートである。入力される１−７コード信
号は先述した如く“……001001001 ……”のパターンを
有するフレーム同期パターンである。デコードスタート
信号がアクティブになると、先ずデコードコントロール
回路２のステイト信号Ａがアクティブとされる。
示すタイムチャートである。入力される１−７コード信
号は先述した如く“……001001001 ……”のパターンを
有するフレーム同期パターンである。デコードスタート
信号がアクティブになると、先ずデコードコントロール
回路２のステイト信号Ａがアクティブとされる。
【００１２】このとき、デコード用クロックはクロック
初期位相合せ回路７により設定された所定位相となって
いるものとする。この位相を有するクロックによりデコ
ード回路１から得られるデコードNRZ Ｘ1 ，Ｘ2 のパタ
ーンが（１，０）であったとする。このパターンは期待
されている（０，０）とは異なるので、デコードコント
ロール回路２は所定クロック後にステイト信号Ｂをアク
ティブとする。
初期位相合せ回路７により設定された所定位相となって
いるものとする。この位相を有するクロックによりデコ
ード回路１から得られるデコードNRZ Ｘ1 ，Ｘ2 のパタ
ーンが（１，０）であったとする。このパターンは期待
されている（０，０）とは異なるので、デコードコント
ロール回路２は所定クロック後にステイト信号Ｂをアク
ティブとする。
【００１３】これに応答して、デコードシーケンス回路
６からクロックホールド信号が生成されてクロック補正
回路８へ入力される。このクロックホールド信号に応答
してそのときのデコード用クロックの状態が所定期間ホ
ールドされ、よってそれ以降のデコード用クロック位相
が変化する。
６からクロックホールド信号が生成されてクロック補正
回路８へ入力される。このクロックホールド信号に応答
してそのときのデコード用クロックの状態が所定期間ホ
ールドされ、よってそれ以降のデコード用クロック位相
が変化する。
【００１４】デコード回路１はこの新たな位相のデコー
ド用クロックにより１−７コード信号をデコードする
が、このデコードNRZ Ｘ1 ，Ｘ2が期待値パターン
（０，０）になると、フレーム調整終了信号がデコード
シーケンス回路６より出力され、NRZ ビットアウトプッ
トコントロール回路５はそのときのNRZ Ｘ1 ，Ｘ2 を出
力し、以降デコード用クロックの位相はこの状態でロッ
クされる。これによりフレーミングが完了することにな
る。
ド用クロックにより１−７コード信号をデコードする
が、このデコードNRZ Ｘ1 ，Ｘ2が期待値パターン
（０，０）になると、フレーム調整終了信号がデコード
シーケンス回路６より出力され、NRZ ビットアウトプッ
トコントロール回路５はそのときのNRZ Ｘ1 ，Ｘ2 を出
力し、以降デコード用クロックの位相はこの状態でロッ
クされる。これによりフレーミングが完了することにな
る。
【００１５】ここで、デコード用クロックについて述べ
る。この様な１−７コード変換回路では、１−７コード
信号３ビットがNRZ Ｘ1 ，Ｘ2の２本の信号に変換され
るが、この２本のNRZ 信号は、パラレル／シリアル変換
によって、１本のNRZ 信号とされる。このときのNRZ 信
号の１ビットを“ビット”の単位として用いることによ
り、NRZ 信号２ビット幅と周期が同一のクロックを２ビ
ットクロックと称し、この２ビットクロックが、デコー
ド用クロックとして用いられ図８に示す様なパルス波形
となっているのである。
る。この様な１−７コード変換回路では、１−７コード
信号３ビットがNRZ Ｘ1 ，Ｘ2の２本の信号に変換され
るが、この２本のNRZ 信号は、パラレル／シリアル変換
によって、１本のNRZ 信号とされる。このときのNRZ 信
号の１ビットを“ビット”の単位として用いることによ
り、NRZ 信号２ビット幅と周期が同一のクロックを２ビ
ットクロックと称し、この２ビットクロックが、デコー
ド用クロックとして用いられ図８に示す様なパルス波形
となっているのである。
【００１６】従来のこの様な１−７コード信号デコード
装置では、１−７コード信号に対してフレーミング調整
を行って正しいデコード用クロックの位相を決定してお
り、そのためにデコードシーケンス回路６やクロック補
正回路８等の複雑な回路が必要となり、ハードウェア量
が増大するという欠点がある。
装置では、１−７コード信号に対してフレーミング調整
を行って正しいデコード用クロックの位相を決定してお
り、そのためにデコードシーケンス回路６やクロック補
正回路８等の複雑な回路が必要となり、ハードウェア量
が増大するという欠点がある。
【００１７】
【発明の目的】本発明の目的は、ハードウェア量を少な
くすることができる１−７コード信号デコード装置を提
供することである。
くすることができる１−７コード信号デコード装置を提
供することである。
【００１８】
【発明の構成】本発明によれば、記録再生装置の読出し
ヘッドから読出された信号を１−７コード信号に変換し
てこの１−７コード信号をデコード用クロック信号によ
りＮＲＺデータ信号にデコードするデコード装置であっ
て、前記デコード用クロック信号として互いに位相がず
れた複数のクロック信号を発生する手段と、これ等複数
のクロック信号を択一的に導出する選択手段と、この選
択されたクロック信号により前記１−７コード信号をデ
コードして２ビットのNRZ 信号を生成する手段と、前記
NRZ 信号の２ビットのパターン状態に応じて前記選択手
段の選択状態を制御する手段と、前記２ビットのパター
ン態が予め設定されたパターンになったときに前記選択
手段の選択状態を固定する手段とを含むことを特徴とす
る１−７コード信号デコード装置が得られる。
ヘッドから読出された信号を１−７コード信号に変換し
てこの１−７コード信号をデコード用クロック信号によ
りＮＲＺデータ信号にデコードするデコード装置であっ
て、前記デコード用クロック信号として互いに位相がず
れた複数のクロック信号を発生する手段と、これ等複数
のクロック信号を択一的に導出する選択手段と、この選
択されたクロック信号により前記１−７コード信号をデ
コードして２ビットのNRZ 信号を生成する手段と、前記
NRZ 信号の２ビットのパターン状態に応じて前記選択手
段の選択状態を制御する手段と、前記２ビットのパター
ン態が予め設定されたパターンになったときに前記選択
手段の選択状態を固定する手段とを含むことを特徴とす
る１−７コード信号デコード装置が得られる。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
つつ詳細に説明する。
つつ詳細に説明する。
【００２０】図１は本発明の実施例の構成を示すブロッ
ク図であり、図７と同等部分は同一符号により示してい
る。デコード回路１は入力された１−７コード信号をデ
コード用クロックによりフレーミングをとってデコード
NRZ Ｘ1 ，Ｘ2 の２本の信号に変換するものであり、デ
コードコントロール回路２は、デコードスタート信号に
応答してこの２本のデコードNRZ Ｘ1 ，Ｘ2 のビットパ
ターン状態に応じたステイト信号Ａ〜Ｃを生成する。こ
のステイト信号Ａ〜Ｃは択一的にアクティブとされるこ
とは従来と同じである。
ク図であり、図７と同等部分は同一符号により示してい
る。デコード回路１は入力された１−７コード信号をデ
コード用クロックによりフレーミングをとってデコード
NRZ Ｘ1 ，Ｘ2 の２本の信号に変換するものであり、デ
コードコントロール回路２は、デコードスタート信号に
応答してこの２本のデコードNRZ Ｘ1 ，Ｘ2 のビットパ
ターン状態に応じたステイト信号Ａ〜Ｃを生成する。こ
のステイト信号Ａ〜Ｃは択一的にアクティブとされるこ
とは従来と同じである。
【００２１】また、このデコードコントロール回路２は
デコードNRZ Ｘ1 ，Ｘ2 が期待値であるビットパターン
（０，０）になったときにフレーム調整終了信号を生成
する。
デコードNRZ Ｘ1 ，Ｘ2 が期待値であるビットパターン
（０，０）になったときにフレーム調整終了信号を生成
する。
【００２２】ステイトラッチ回路３は外部から供給され
るステイトクロックに同期して動作し、入力されたステ
イト信号Ａ〜Ｃに夫々対応したストローブ信号Ａ〜Ｃを
生成する。すなわち、ステイト信号Ａがアクティブであ
ればストローブ信号Ａをアクティブとし、ストローブ信
号Ｂ，Ｃが夫々アクティブであれば、ストローブ信号
Ｂ，Ｃが夫々アクティブとなるものである。
るステイトクロックに同期して動作し、入力されたステ
イト信号Ａ〜Ｃに夫々対応したストローブ信号Ａ〜Ｃを
生成する。すなわち、ステイト信号Ａがアクティブであ
ればストローブ信号Ａをアクティブとし、ストローブ信
号Ｂ，Ｃが夫々アクティブであれば、ストローブ信号
Ｂ，Ｃが夫々アクティブとなるものである。
【００２３】これ等ストローブ信号Ａ〜Ｃはクロック選
択回路４へ入力され、クロック選択回路４のクロック選
択指令信号となる。クロック選択回路４は互いに120 度
の位相差を有する３種類のデコード用クロックＡ〜Ｃを
入力とし、ストローブ信号Ａ〜Ｃのうちアクティブとな
ったストローブ信号に対応するデコード用クロックを選
択する。
択回路４へ入力され、クロック選択回路４のクロック選
択指令信号となる。クロック選択回路４は互いに120 度
の位相差を有する３種類のデコード用クロックＡ〜Ｃを
入力とし、ストローブ信号Ａ〜Ｃのうちアクティブとな
ったストローブ信号に対応するデコード用クロックを選
択する。
【００２４】この選択されたデコード用クロック信号が
デコード回路１において１−７コード信号のデコードを
なすために用いられることになる。
デコード回路１において１−７コード信号のデコードを
なすために用いられることになる。
【００２５】NRZ ビットアウトプットコントロール回路
５はデコードコントロール回路２からのフレーム調整終
了信号に応答して、デコードNRZ Ｘ1 ，Ｘ2 を導出する
ものである。
５はデコードコントロール回路２からのフレーム調整終
了信号に応答して、デコードNRZ Ｘ1 ，Ｘ2 を導出する
ものである。
【００２６】図２はデコードコントロール回路２の具体
的回路図である。このデコードコントロール回路２はデ
コード用クロックを動作クロックとするものであり、こ
のクロックによりデコードNRZ Ｘ1 ，Ｘ2 を夫々３ビッ
トシフトするNRZ 信号シフト回路２１と、これ等トフト
回路２１の各ビットの出力を論理ゲートＧ1 〜Ｇ13によ
り組合せて３つのステイト信号Ａ〜Ｃを生成するステイ
ト信号生成回路２２と、デコードNRZ Ｘ1 ，Ｘ2 が期待
値パターン（０，０）になったことを検出してフレーム
調整終了信号を発生するフレーム調整終了信号生成回路
２３とからなっている。
的回路図である。このデコードコントロール回路２はデ
コード用クロックを動作クロックとするものであり、こ
のクロックによりデコードNRZ Ｘ1 ，Ｘ2 を夫々３ビッ
トシフトするNRZ 信号シフト回路２１と、これ等トフト
回路２１の各ビットの出力を論理ゲートＧ1 〜Ｇ13によ
り組合せて３つのステイト信号Ａ〜Ｃを生成するステイ
ト信号生成回路２２と、デコードNRZ Ｘ1 ，Ｘ2 が期待
値パターン（０，０）になったことを検出してフレーム
調整終了信号を発生するフレーム調整終了信号生成回路
２３とからなっている。
【００２７】図３はステイトラッチ回路３の具体的回路
図であり、各ステイト信号Ａ〜Ｃを夫々ラッチするラッ
チ回路Ｆ7 〜Ｆ9 を有し、これ等ラッチ出力がストロー
ブ信号Ａ〜Ｃとなる。
図であり、各ステイト信号Ａ〜Ｃを夫々ラッチするラッ
チ回路Ｆ7 〜Ｆ9 を有し、これ等ラッチ出力がストロー
ブ信号Ａ〜Ｃとなる。
【００２８】このラッチ回路のラッチタイミングはステ
イトクロックが用いられるが、フレーム調整終了信号が
アクティブになれば、アンドゲートＧ15をオフ制御し
て、その直前のストローブ信号状態をホールドし、以降
このストローブ信号のうちアクティブにホールドされて
いるストローブ信号に対応するデコード用クロックが選
択回路４により選択され続けることになる。
イトクロックが用いられるが、フレーム調整終了信号が
アクティブになれば、アンドゲートＧ15をオフ制御し
て、その直前のストローブ信号状態をホールドし、以降
このストローブ信号のうちアクティブにホールドされて
いるストローブ信号に対応するデコード用クロックが選
択回路４により選択され続けることになる。
【００２９】図４はクロック選択回路４の具体例を示す
回路図であり、３種のクロックＡ〜Ｃに夫々対応したア
ンドゲートＧ16〜Ｇ18の１つを対応ストローブ信号Ａ〜
Ｃによりオンとして、このオン状態のアンドゲートから
導入されたクロックがオアゲートＧ19を介してデコード
用クロックとして選択されて出力されるのである。
回路図であり、３種のクロックＡ〜Ｃに夫々対応したア
ンドゲートＧ16〜Ｇ18の１つを対応ストローブ信号Ａ〜
Ｃによりオンとして、このオン状態のアンドゲートから
導入されたクロックがオアゲートＧ19を介してデコード
用クロックとして選択されて出力されるのである。
【００３０】次に、この様に構成された本発明の実施例
の動作を図５，図６のタイムチャートを用いて説明す
る。先ず、図５を参照すると、本例では、１−７コード
信号のフレーム同期パターンが、デコードNRZ Ｘ1 ，Ｘ
2の期待値パターン（０，０）にデコードされた場合を
示している。
の動作を図５，図６のタイムチャートを用いて説明す
る。先ず、図５を参照すると、本例では、１−７コード
信号のフレーム同期パターンが、デコードNRZ Ｘ1 ，Ｘ
2の期待値パターン（０，０）にデコードされた場合を
示している。
【００３１】デコードスタート信号がアクティブになる
と、これに応答してデコードコントロール回路２におい
て、先ず、ステイト信号Ａがアクティブとなる。これに
応答してステイトラッチ回路３からストローブ信号Ａが
アクティブとなって出力され、クロック選択回路４にて
クロックＡが選択される。
と、これに応答してデコードコントロール回路２におい
て、先ず、ステイト信号Ａがアクティブとなる。これに
応答してステイトラッチ回路３からストローブ信号Ａが
アクティブとなって出力され、クロック選択回路４にて
クロックＡが選択される。
【００３２】このクロックＡがデコード回路１へ入力さ
れて１−７コード信号がこのクロックＡの位相によりフ
レーミングされデコードされる。このクロックＡの３ビ
ット後に、本例では期待値パターン（０，０）が得られ
ることから、図２のゲートＧ10の出力がアクティブ（ロ
ーレベル）となり、図２のゲートＧ14の出力もハイレベ
ルからローレベルに遷移しフレーム調整終了信号が生成
される。
れて１−７コード信号がこのクロックＡの位相によりフ
レーミングされデコードされる。このクロックＡの３ビ
ット後に、本例では期待値パターン（０，０）が得られ
ることから、図２のゲートＧ10の出力がアクティブ（ロ
ーレベル）となり、図２のゲートＧ14の出力もハイレベ
ルからローレベルに遷移しフレーム調整終了信号が生成
される。
【００３３】これに応答して、ステイトラッチ回路３は
そのときのステイト信号状態をラッチしてストローブ信
号Ａのみをアクティブ状態に維持する。よってクロック
選択回路４もクロックＡをデコード用クロックとして以
降出力し続けるのである。
そのときのステイト信号状態をラッチしてストローブ信
号Ａのみをアクティブ状態に維持する。よってクロック
選択回路４もクロックＡをデコード用クロックとして以
降出力し続けるのである。
【００３４】NRZ ビットアウトプットコントロール回路
５からは、このときの正しいNRZ Ｘ1 ，Ｘ2 が出力され
ることになる。
５からは、このときの正しいNRZ Ｘ1 ，Ｘ2 が出力され
ることになる。
【００３５】図６では、デコードNRZ Ｘ1 ，Ｘ2 のパタ
ーンが先ず、（１，１）にデコードされ、その後期待値
をパターン（０，０）にデコードされた場合を示してい
る。
ーンが先ず、（１，１）にデコードされ、その後期待値
をパターン（０，０）にデコードされた場合を示してい
る。
【００３６】デコードスタート信号に応答して、本例で
も先ずステイト信号Ａがアクティブとなり、クロックＡ
が選択される。このクロックＡにより１−７コード信号
がデコードされるが、本例ではこのパターンが（１，
１）であって期待値ではないから、このクロックの３ビ
ット後に図２のステイト信号生成回路２２からステイト
信号Ｂがアクティブとなって出力される。
も先ずステイト信号Ａがアクティブとなり、クロックＡ
が選択される。このクロックＡにより１−７コード信号
がデコードされるが、本例ではこのパターンが（１，
１）であって期待値ではないから、このクロックの３ビ
ット後に図２のステイト信号生成回路２２からステイト
信号Ｂがアクティブとなって出力される。
【００３７】これにより、クロックＢが選択されこのク
ロックによりデコードがなされる。同様に、３ビット後
に期待値パターン（０，０）が得られるので、フレーム
調整終了信号がアクティブ（ローレベル）となって、フ
レーミングが終了する。
ロックによりデコードがなされる。同様に、３ビット後
に期待値パターン（０，０）が得られるので、フレーム
調整終了信号がアクティブ（ローレベル）となって、フ
レーミングが終了する。
【００３８】
【発明の効果】叙上の如く、本発明によれば、予め位相
が異なる複数種（３種）のデコード用クロックを発生し
ておき、これを１−７コード信号のデコード結果に応じ
て選択し、正しいデコード結果が得られたときのクロッ
クをデコード用クロックとして用いるようにしたので、
ハードウェアが少なくて済むという効果がある。
が異なる複数種（３種）のデコード用クロックを発生し
ておき、これを１−７コード信号のデコード結果に応じ
て選択し、正しいデコード結果が得られたときのクロッ
クをデコード用クロックとして用いるようにしたので、
ハードウェアが少なくて済むという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】図１のデコードコントロール回路の具体例を示
す回路図である。
す回路図である。
【図３】図１のステイトラッチ回路の具体例を示す回路
図である。
図である。
【図４】図１のクロック選択回路の具体例を示す回路図
である。
である。
【図５】本発明の実施例の動作を示すタイミングチャー
トである。
トである。
【図６】本発明の実施例の他の動作を示すタイミングチ
ャートである。
ャートである。
【図７】従来の１−７コード信号デコード装置のブロッ
ク図である。
ク図である。
【図８】図７の装置の動作を示すタイミングチャートで
ある。
ある。
１ デコード回路 ２ デコードコントロール回路 ３ ステイトラッチ回路 ４ クロック選択回路 ５ NRZ ビットアウトプットコントロール回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 記録再生装置の読出しヘッドから読出さ
れた信号を１−７コード信号に変換してこの１−７コー
ド信号をデコード用クロック信号によりＮＲＺデータ信
号にデコードするデコード装置であって、前記デコード
用クロック信号として互いに位相がずれた複数のクロッ
ク信号を発生する手段と、これ等複数のクロック信号を
択一的に導出する選択手段と、この選択されたクロック
信号により前記１−７コード信号をデコードして２ビッ
トのNRZ 信号を生成する手段と、前記NRZ 信号の２ビッ
トのパターン状態に応じて前記選択手段の選択状態を制
御する手段と、前記２ビットのパターン態が予め設定さ
れたパターンになったときに前記選択手段の選択状態を
固定する手段とを含むことを特徴とする１−７コード信
号デコード装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207455A JPH0528658A (ja) | 1991-07-24 | 1991-07-24 | １−７コード信号デコード装置 |
| US07/917,991 US5270713A (en) | 1991-07-24 | 1992-07-24 | Decode circuit capable of decreasing the amount of hardware required by selectively using one of a plurality of clock signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207455A JPH0528658A (ja) | 1991-07-24 | 1991-07-24 | １−７コード信号デコード装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528658A true JPH0528658A (ja) | 1993-02-05 |
Family
ID=16540058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3207455A Pending JPH0528658A (ja) | 1991-07-24 | 1991-07-24 | １−７コード信号デコード装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5270713A (ja) |
| JP (1) | JPH0528658A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0816276A (ja) * | 1994-06-30 | 1996-01-19 | Mitsubishi Denki Semiconductor Software Kk | マイクロコンピュータ |
| US6043762A (en) * | 1998-05-05 | 2000-03-28 | Fairchild Semiconductor Corp. | Hardware bit coder |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984249A (en) * | 1989-05-26 | 1991-01-08 | First Pacific Networks | Method and apparatus for synchronizing digital data symbols |
| US5093841A (en) * | 1990-01-30 | 1992-03-03 | Nynex Corporation | Clock acquisition in a spread spectrum system |
-
1991
- 1991-07-24 JP JP3207455A patent/JPH0528658A/ja active Pending
-
1992
- 1992-07-24 US US07/917,991 patent/US5270713A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5270713A (en) | 1993-12-14 |
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