JPH0528775A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0528775A JPH0528775A JP3184581A JP18458191A JPH0528775A JP H0528775 A JPH0528775 A JP H0528775A JP 3184581 A JP3184581 A JP 3184581A JP 18458191 A JP18458191 A JP 18458191A JP H0528775 A JPH0528775 A JP H0528775A
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- memory cell
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Abstract
(57)【要約】
【目的】 電気的に情報の書き込み、消去が可能な不揮
発性半導体記憶装置に記憶する情報が頻繁に書き換える
部分と、書き換えない部分とを有する場合の書き換え時
間を短縮することを目的としている。 【構成】 フラッシュＥＥＰＲＯＭのメモリアレイ１を
二分割し、その一方のセクタ１ａ内のメモリセルを一括
消去可能とし、他方のセクタ１ｂ内のメモリセルを一括
消去不可能とした。 【効果】 頻繁に書き換える部分を一括消去可能なセク
タ１ａにプログラムし、書き換えない部分を一括消去不
可能なセクタ１ｂにプログラムすることにより、書き換
えない部分を消去し、再度プログラムする必要がなくな
るため、書き換え時間が短縮される。
発性半導体記憶装置に記憶する情報が頻繁に書き換える
部分と、書き換えない部分とを有する場合の書き換え時
間を短縮することを目的としている。 【構成】 フラッシュＥＥＰＲＯＭのメモリアレイ１を
二分割し、その一方のセクタ１ａ内のメモリセルを一括
消去可能とし、他方のセクタ１ｂ内のメモリセルを一括
消去不可能とした。 【効果】 頻繁に書き換える部分を一括消去可能なセク
タ１ａにプログラムし、書き換えない部分を一括消去不
可能なセクタ１ｂにプログラムすることにより、書き換
えない部分を消去し、再度プログラムする必要がなくな
るため、書き換え時間が短縮される。
Description
【０００１】
【産業上の利用分野】この発明は不揮発性半導体記憶装
置に関し、特に電気的に書き込み・消去可能な不揮発性
半導体記憶装置の機能の改善に関するものである。
置に関し、特に電気的に書き込み・消去可能な不揮発性
半導体記憶装置の機能の改善に関するものである。
【０００２】
【従来の技術】図２はＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏ
ｌ．２３，Ｎｏ．５，Ｏｃｔｏｂｅｒ １９８８年の１
１５７〜１１６３頁に示された従来の電気的に消去可能
な不揮発性半導体記憶装置であるフラッシュＥＥＰＲＯ
Ｍのブロック図を示す。図において、１はメモリアレ
イ、２はＹゲート、３はソース線スイッチ、４はＸデコ
ーダ、５はＹデコーダ、６はアドレスレジスタ、７は入
力データレジスタ、８はセンスアンプ、９は入出力バッ
ファ、１０はプログラム電圧発生回路、１１はベリファ
イ電圧発生回路、１２はコマンドレジスタ、１３はコマ
ンドデコーダ、１４は入力信号バッファである。ＶCC，
ＶPP，ＶSSは外部から供給される電圧である。／ＷＥ，
／ＯＥ，／ＣＥは制御信号、Ａ０〜Ａ１４はアドレス信
号、ＶＯ0 〜ＶＯ7 は入出力データ信号である。
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏ
ｌ．２３，Ｎｏ．５，Ｏｃｔｏｂｅｒ １９８８年の１
１５７〜１１６３頁に示された従来の電気的に消去可能
な不揮発性半導体記憶装置であるフラッシュＥＥＰＲＯ
Ｍのブロック図を示す。図において、１はメモリアレ
イ、２はＹゲート、３はソース線スイッチ、４はＸデコ
ーダ、５はＹデコーダ、６はアドレスレジスタ、７は入
力データレジスタ、８はセンスアンプ、９は入出力バッ
ファ、１０はプログラム電圧発生回路、１１はベリファ
イ電圧発生回路、１２はコマンドレジスタ、１３はコマ
ンドデコーダ、１４は入力信号バッファである。ＶCC，
ＶPP，ＶSSは外部から供給される電圧である。／ＷＥ，
／ＯＥ，／ＣＥは制御信号、Ａ０〜Ａ１４はアドレス信
号、ＶＯ0 〜ＶＯ7 は入出力データ信号である。
【０００３】メモリアレイ１にＹゲート２、ソース線ス
イッチ３、Ｘデコーダ４が接続されている。Ｙゲート２
にＹデコーダが接続されている。Ｘデコーダ４、Ｙデコ
ーダ５にはアドレスレジスタ６が接続され、外部から入
力されたアドレス信号Ａ０〜Ａ１４が入力される。メモ
リセル１にはＹゲートを介して入力データレジスタ（書
き込み回路）７、センスアンプ８は入出力バッファ９に
接続されている。また、プログラム電圧発生回路１０、
ベリファイ電圧発生回路１１が設けられており、外部か
ら供給されたＶCC，ＶPPとは異なる電圧を発生し、Ｙゲ
ート２，Ｘデコーダ４等に供給される。外部から入力さ
れたデータにより動作モードの設定を行うコマンドレジ
スタ１２、コマンドコーダ１３が設けられている。さら
に、入力信号バッファ１４が設けられており、外部から
の制御信号／ＷＥ，／ＣＥ，／ＯＥが接続されている。
イッチ３、Ｘデコーダ４が接続されている。Ｙゲート２
にＹデコーダが接続されている。Ｘデコーダ４、Ｙデコ
ーダ５にはアドレスレジスタ６が接続され、外部から入
力されたアドレス信号Ａ０〜Ａ１４が入力される。メモ
リセル１にはＹゲートを介して入力データレジスタ（書
き込み回路）７、センスアンプ８は入出力バッファ９に
接続されている。また、プログラム電圧発生回路１０、
ベリファイ電圧発生回路１１が設けられており、外部か
ら供給されたＶCC，ＶPPとは異なる電圧を発生し、Ｙゲ
ート２，Ｘデコーダ４等に供給される。外部から入力さ
れたデータにより動作モードの設定を行うコマンドレジ
スタ１２、コマンドコーダ１３が設けられている。さら
に、入力信号バッファ１４が設けられており、外部から
の制御信号／ＷＥ，／ＣＥ，／ＯＥが接続されている。
【０００４】図６は図５に示したメモリアレイを構成す
るメモリセルの断面図を示す。図において、１５は半導
体基板、１６はフローティングゲート、１７はコントロ
ールゲート、１８はソース、１９はドレインである。
るメモリセルの断面図を示す。図において、１５は半導
体基板、１６はフローティングゲート、１７はコントロ
ールゲート、１８はソース、１９はドレインである。
【０００５】メモリセルは、半導体基板１５上に形成さ
れたフローティングゲート１６、コントロールゲート１
７及びソース拡散領域１８、ドレイン拡散領域１９から
構成されている。フローティングゲート１６・半導体基
板１５間の酸化膜は薄く（１００オングストローム
位）、トンネル現象を利用したフローティングゲート１
６への電子の移動を可能としている。
れたフローティングゲート１６、コントロールゲート１
７及びソース拡散領域１８、ドレイン拡散領域１９から
構成されている。フローティングゲート１６・半導体基
板１５間の酸化膜は薄く（１００オングストローム
位）、トンネル現象を利用したフローティングゲート１
６への電子の移動を可能としている。
【０００６】メモリセルの動作は次のようになる。プロ
グラム時には、ドレイン電極１９に６．５Ｖ程度のプロ
グラム電圧が、コントロールゲート１７にＶPP（１２
Ｖ）が印加され、ソース１８は接地される。このため、
メモリセルはオンして電流が流れる。この時、ドレイン
１９近傍でアバランシェ降伏が生じ、電子・正孔対が発
生する。この正孔は半導体基板１５を通じ接地電位に流
れ、電子はチャネル方向に流れてソース１８に流れ込
む。しかし、一部の電子はフローティングゲート１６・
ドレイン１９間の電界に加速されてフローティングゲー
ト１６に注入される。こうして、メモリセルのしきい値
を上げる。これを情報“０”の記憶と定義する。一方、
消去はドレイン１９をオープン、コントロールゲート１
７を接地し、ソース１８にＶPPを印加して行われる。ソ
ース１８・フローティングゲート１６間の電界のためト
ンネル現象が生じ、フローティングゲート１６中の電子
の引き抜きが起こる。こうして、メモリセルのしきい値
は下がる。これを情報“１”の記憶と定義する。
グラム時には、ドレイン電極１９に６．５Ｖ程度のプロ
グラム電圧が、コントロールゲート１７にＶPP（１２
Ｖ）が印加され、ソース１８は接地される。このため、
メモリセルはオンして電流が流れる。この時、ドレイン
１９近傍でアバランシェ降伏が生じ、電子・正孔対が発
生する。この正孔は半導体基板１５を通じ接地電位に流
れ、電子はチャネル方向に流れてソース１８に流れ込
む。しかし、一部の電子はフローティングゲート１６・
ドレイン１９間の電界に加速されてフローティングゲー
ト１６に注入される。こうして、メモリセルのしきい値
を上げる。これを情報“０”の記憶と定義する。一方、
消去はドレイン１９をオープン、コントロールゲート１
７を接地し、ソース１８にＶPPを印加して行われる。ソ
ース１８・フローティングゲート１６間の電界のためト
ンネル現象が生じ、フローティングゲート１６中の電子
の引き抜きが起こる。こうして、メモリセルのしきい値
は下がる。これを情報“１”の記憶と定義する。
【０００７】図７は図５のメモリセルの書き込み回路の
回路図を示す。図において、２はＹゲート、３はソース
線スイッチ、４はＸデコーダ、５はＹデコーダ、７７は
書き込み回路、８はセンスアンプ、２４はビット線、２
５はワード線、２６はＹゲートトランジスタ、２７はＩ
／Ｏ線、２８はソース線、Ｙ１〜Ｙ３はＹデコーダとＹ
ゲートを結ぶ信号線、２９は一つのメモリセルである。
メモリセルは、そのドレインがビット線２４に、コント
ロールゲートがワード線２５に接続されている。ワード
線２５はＸデコーダ４に接続されており、ビット線２は
Ｙデコーダ５の出力がゲートに入力されるＹゲートトラ
ンジスタ２６を介してＩ／Ｏ線２７に接続される。Ｉ／
Ｏ線２７はセンスアンプ８と書き込み回路７７が接続さ
れ、ソース線２８はソース線スイッチ３に接地されてい
る。
回路図を示す。図において、２はＹゲート、３はソース
線スイッチ、４はＸデコーダ、５はＹデコーダ、７７は
書き込み回路、８はセンスアンプ、２４はビット線、２
５はワード線、２６はＹゲートトランジスタ、２７はＩ
／Ｏ線、２８はソース線、Ｙ１〜Ｙ３はＹデコーダとＹ
ゲートを結ぶ信号線、２９は一つのメモリセルである。
メモリセルは、そのドレインがビット線２４に、コント
ロールゲートがワード線２５に接続されている。ワード
線２５はＸデコーダ４に接続されており、ビット線２は
Ｙデコーダ５の出力がゲートに入力されるＹゲートトラ
ンジスタ２６を介してＩ／Ｏ線２７に接続される。Ｉ／
Ｏ線２７はセンスアンプ８と書き込み回路７７が接続さ
れ、ソース線２８はソース線スイッチ３に接地されてい
る。
【０００８】次に動作について説明する。図４中の点線
で囲んだメモリセルに書き込みを行う場合について説明
する。外部から入力されたデータに応じて書き込み回路
７７が活性化され、Ｉ／Ｏ線２７にプログラム電圧が供
給される。同時に、アドレス信号によりＹデコーダ５，
Ｘデコーダ４を通じてＹゲートトランジスタ２６，ワー
ド線２５が選択されてＶPPが印加される。ソース線２８
はプログラム時にはソース線スイッチ３により接地され
ている。こうして、図中の１個のセルのみに電流が流
れ、ホットエレクトロンが発生し、書き込みが行われ、
そのメモリセルのしきい値電圧が高くなる。
で囲んだメモリセルに書き込みを行う場合について説明
する。外部から入力されたデータに応じて書き込み回路
７７が活性化され、Ｉ／Ｏ線２７にプログラム電圧が供
給される。同時に、アドレス信号によりＹデコーダ５，
Ｘデコーダ４を通じてＹゲートトランジスタ２６，ワー
ド線２５が選択されてＶPPが印加される。ソース線２８
はプログラム時にはソース線スイッチ３により接地され
ている。こうして、図中の１個のセルのみに電流が流
れ、ホットエレクトロンが発生し、書き込みが行われ、
そのメモリセルのしきい値電圧が高くなる。
【０００９】消去は次のように行われる。まず，Ｘデコ
ーダ４，Ｙデコーダ５が非活性化され、すべてのメモリ
セルが非選択される。即ち、各メモリセルのコントロー
ルゲート１７が接地され、各メモリセルのドレインはオ
ープンされる一方、ソース線２８にはソース線スイッチ
３により高電圧が供給される。こうして、トンネル現象
により、メモリセルのしきい値は低い方にシフトする。
ソース線２８は共通であるので、消去は全メモリセル一
括して行われる。
ーダ４，Ｙデコーダ５が非活性化され、すべてのメモリ
セルが非選択される。即ち、各メモリセルのコントロー
ルゲート１７が接地され、各メモリセルのドレインはオ
ープンされる一方、ソース線２８にはソース線スイッチ
３により高電圧が供給される。こうして、トンネル現象
により、メモリセルのしきい値は低い方にシフトする。
ソース線２８は共通であるので、消去は全メモリセル一
括して行われる。
【００１０】次に読み出し動作について説明する。書込
みと同様に図４中の点線で囲まれたメモリセルの読み出
しについて説明する。まず，アドレス信号がＹデコーダ
５，Ｘデコーダ４によってデコードされ、選択されたＹ
ゲートトランジスタ２６への信号線Ｙ１〜Ｙ３とワード
線２５が“Ｈ”となる。この時、メモリセルのソース線
２８は、ソース線スイッチ３によって接地される。その
メモリセルに書き込みが行われて情報“０”の状態であ
れば、メモリセルのしきい値が高く、メモリセルのコン
トロールゲートにワード線２５によって“Ｈ”が与えら
れてもメモリセルはオンせず、ビット線２４からソース
線２８に電流は流れない。一方、メモリセルが消去され
ていて情報“１”の状態であれば、逆にメモリセルはオ
ンするため、ビット線２４からソース線２８に電流が流
れる。メモリセルを介して電流が流れるか否かをセンス
アンプ８で検出して、読み出しデータ“１”または
“０”を得る。
みと同様に図４中の点線で囲まれたメモリセルの読み出
しについて説明する。まず，アドレス信号がＹデコーダ
５，Ｘデコーダ４によってデコードされ、選択されたＹ
ゲートトランジスタ２６への信号線Ｙ１〜Ｙ３とワード
線２５が“Ｈ”となる。この時、メモリセルのソース線
２８は、ソース線スイッチ３によって接地される。その
メモリセルに書き込みが行われて情報“０”の状態であ
れば、メモリセルのしきい値が高く、メモリセルのコン
トロールゲートにワード線２５によって“Ｈ”が与えら
れてもメモリセルはオンせず、ビット線２４からソース
線２８に電流は流れない。一方、メモリセルが消去され
ていて情報“１”の状態であれば、逆にメモリセルはオ
ンするため、ビット線２４からソース線２８に電流が流
れる。メモリセルを介して電流が流れるか否かをセンス
アンプ８で検出して、読み出しデータ“１”または
“０”を得る。
【００１１】さて，ＥＰＲＯＭでは消去は紫外線照射に
よってなされるため、フローティングゲートが電気的に
中性になると、それ以上にはフローティングゲートから
電子は引き抜かれず、メモリトランジスタのしきい粗は
１Ｖ程度以下にはならない。一方、トンネル現象を利用
した電子の引き抜きでは、フローティングゲートから電
子が過剰に引き抜かれ、フローティングゲートが正に帯
電してしまうということが起こり得る。この現象を過消
去（もしくは過剰消去）と呼ぶ。過消去が起きると、メ
モリセルのしきい値が負になってしまうため、その後の
読み出し・書き込みに支障をきたす。すなわち、読み出
し時に非選択でワード線のレベルが“Ｌ”であり、メモ
リトセルのコントロールゲートに印加されるレベルが
“Ｌ”であっても、非選択のメモリセルを介してビット
線から電流が流れてしまうので、同一ビット線上の読み
出しを行おうとするメモリセルが、書き込み状態でしき
い値が高くとも“１”を読み出してしまう。また、書き
込み時においても過消去されたメモリセルを介してリー
ク電流が流れるため、書き込み特性が劣化し、さらには
書き込み不能になってしまう。このため、消去後に読み
出しを行って消去が正しく行われたかをチェックし（消
去ベリファイとよぶ）、消去されないビットがある場合
には再度消去を行う方法を取って、メモリセルに余分な
消去パルスが印加されるのを防ぐ方法が取られている。
よってなされるため、フローティングゲートが電気的に
中性になると、それ以上にはフローティングゲートから
電子は引き抜かれず、メモリトランジスタのしきい粗は
１Ｖ程度以下にはならない。一方、トンネル現象を利用
した電子の引き抜きでは、フローティングゲートから電
子が過剰に引き抜かれ、フローティングゲートが正に帯
電してしまうということが起こり得る。この現象を過消
去（もしくは過剰消去）と呼ぶ。過消去が起きると、メ
モリセルのしきい値が負になってしまうため、その後の
読み出し・書き込みに支障をきたす。すなわち、読み出
し時に非選択でワード線のレベルが“Ｌ”であり、メモ
リトセルのコントロールゲートに印加されるレベルが
“Ｌ”であっても、非選択のメモリセルを介してビット
線から電流が流れてしまうので、同一ビット線上の読み
出しを行おうとするメモリセルが、書き込み状態でしき
い値が高くとも“１”を読み出してしまう。また、書き
込み時においても過消去されたメモリセルを介してリー
ク電流が流れるため、書き込み特性が劣化し、さらには
書き込み不能になってしまう。このため、消去後に読み
出しを行って消去が正しく行われたかをチェックし（消
去ベリファイとよぶ）、消去されないビットがある場合
には再度消去を行う方法を取って、メモリセルに余分な
消去パルスが印加されるのを防ぐ方法が取られている。
【００１２】図８、図９、図１０及び図５を用いて、消
去及びプログラム書き込みの各工程について説明する。
図８及び図９ははこのようなベリファイ動作を含んだ消
去及びプログラムの流れ図であり、図１０は図８及び図
９の手順をタイミング波形で示した図である。従来のフ
ラッシュＥＥＰＲＯＭでは消去及びプログラム書き込み
のモード設定は入力データの組合わせで行われる。つま
り、／ＷＥの立上がり時の入力データによりモード設定
がなされる。
去及びプログラム書き込みの各工程について説明する。
図８及び図９ははこのようなベリファイ動作を含んだ消
去及びプログラムの流れ図であり、図１０は図８及び図
９の手順をタイミング波形で示した図である。従来のフ
ラッシュＥＥＰＲＯＭでは消去及びプログラム書き込み
のモード設定は入力データの組合わせで行われる。つま
り、／ＷＥの立上がり時の入力データによりモード設定
がなされる。
【００１３】まず，プログラム書き込みの場合について
説明する。始めにＶCC、ＶPPが立上げられ、ＶCC＝５
Ｖ、ＶPP＝ＶPPH となり（ステップＳ１）、続いて／Ｗ
Ｅが立下げられ、アドレスの最初の位置が与えられる
（ステップＳ２）。この後、／ＷＥの立ち上がりで“Ｐ
ＲＯＧＲＡＭ−ＳＥＴＵＰ ＣＯＭＭＡＮＤ”である入
力データ（４０Ｈ）がコマンドレジスタ１２にラッチさ
れる（ステップＳ３）。その後、入力データがコマンド
デコーダ１３でデコードされ、動作モードがプログラム
モードとなる。続いて／ＷＥが再度立下げられ、アドレ
スレジスタ６に外部からのアドレスがラッチされ、／Ｗ
Ｅの立上がりで“ＰＲＯＧＲＡＭ ＤＡＴＡ”であるデ
ータ（ＤＩＮ）が書き込み回路７にラッチされる（ステ
ップＳ４）。次に、プログラムパルスがプログラム電圧
発生回路１０により発生され、Ｘデコーダ４，Ｙデコー
ダ５に印加される。この状態が１０μｓの間継続し、図
４を用いて説明したように各メモリセルにプログラムが
行われる（ステップＳ５）。次に／ＷＥを立下げて、続
く／ＷＥの立上がりで“ＰＲＯＧＲＡＭ−ＶＥＲＩＦＹ
ＣＯＭＭＡＮＤ”である入力データ（ＣＯＨ）がコマン
ドレジスタ１２にラッチされ、動作モードがプログラム
ベリファイモードとなる（ステップＳ６）。この時、ベ
リファイ電圧発生回路１１により、チップ内部でプログ
ラムベリファイ電圧（〜７．０Ｖ）が発生され、Ｘデコ
ーダ１１，Ｙデコーダ５に印加され、読出を行う（ステ
ップＳ７）。メモリセルのコントロールゲートに与えら
れる電圧が通常の読み出し時（５Ｖ）より高いため、書
き込み不十分なメモリセルはオンし易くなり、書き込み
不良がより確実に発見できるようになる。次に、書き込
みの繰り返し回数が２５回に達していないか判断し（ス
テップＳ８）、２５回に達していなければ、書き込みデ
ータの確認を行う（ステップＳ９）。この時、書き込み
不十分であれば、さらに書き込みを繰り返す。書き込み
がなされていれば（ステップＳ９）、ラストアドレスが
書き込まれたかどうか判断し（ステップＳ１０）、ラス
トアドレスでなければアドレスを増加して（ステップＳ
１１）上記の動作を繰り返す。ステップＳ１０でラスト
アドレスと判断されれば動作モードを読み出しモードに
設定して（ステップＳ１３）、ＶPP＝ＶPPL として（ス
テップＳ１４）、プログラムを終了する。もし、ステッ
プＳ７で書き込み繰り返し回数が２５回に達していれ
ば、書き込みデータの確認を行い（ステップＳ１２）、
書き込みが不十分であれば、装置の不良と判断してプロ
グラムを終了する。ステップＳ１２で書き込みが十分で
あればステップＳ９に進む。
説明する。始めにＶCC、ＶPPが立上げられ、ＶCC＝５
Ｖ、ＶPP＝ＶPPH となり（ステップＳ１）、続いて／Ｗ
Ｅが立下げられ、アドレスの最初の位置が与えられる
（ステップＳ２）。この後、／ＷＥの立ち上がりで“Ｐ
ＲＯＧＲＡＭ−ＳＥＴＵＰ ＣＯＭＭＡＮＤ”である入
力データ（４０Ｈ）がコマンドレジスタ１２にラッチさ
れる（ステップＳ３）。その後、入力データがコマンド
デコーダ１３でデコードされ、動作モードがプログラム
モードとなる。続いて／ＷＥが再度立下げられ、アドレ
スレジスタ６に外部からのアドレスがラッチされ、／Ｗ
Ｅの立上がりで“ＰＲＯＧＲＡＭ ＤＡＴＡ”であるデ
ータ（ＤＩＮ）が書き込み回路７にラッチされる（ステ
ップＳ４）。次に、プログラムパルスがプログラム電圧
発生回路１０により発生され、Ｘデコーダ４，Ｙデコー
ダ５に印加される。この状態が１０μｓの間継続し、図
４を用いて説明したように各メモリセルにプログラムが
行われる（ステップＳ５）。次に／ＷＥを立下げて、続
く／ＷＥの立上がりで“ＰＲＯＧＲＡＭ−ＶＥＲＩＦＹ
ＣＯＭＭＡＮＤ”である入力データ（ＣＯＨ）がコマン
ドレジスタ１２にラッチされ、動作モードがプログラム
ベリファイモードとなる（ステップＳ６）。この時、ベ
リファイ電圧発生回路１１により、チップ内部でプログ
ラムベリファイ電圧（〜７．０Ｖ）が発生され、Ｘデコ
ーダ１１，Ｙデコーダ５に印加され、読出を行う（ステ
ップＳ７）。メモリセルのコントロールゲートに与えら
れる電圧が通常の読み出し時（５Ｖ）より高いため、書
き込み不十分なメモリセルはオンし易くなり、書き込み
不良がより確実に発見できるようになる。次に、書き込
みの繰り返し回数が２５回に達していないか判断し（ス
テップＳ８）、２５回に達していなければ、書き込みデ
ータの確認を行う（ステップＳ９）。この時、書き込み
不十分であれば、さらに書き込みを繰り返す。書き込み
がなされていれば（ステップＳ９）、ラストアドレスが
書き込まれたかどうか判断し（ステップＳ１０）、ラス
トアドレスでなければアドレスを増加して（ステップＳ
１１）上記の動作を繰り返す。ステップＳ１０でラスト
アドレスと判断されれば動作モードを読み出しモードに
設定して（ステップＳ１３）、ＶPP＝ＶPPL として（ス
テップＳ１４）、プログラムを終了する。もし、ステッ
プＳ７で書き込み繰り返し回数が２５回に達していれ
ば、書き込みデータの確認を行い（ステップＳ１２）、
書き込みが不十分であれば、装置の不良と判断してプロ
グラムを終了する。ステップＳ１２で書き込みが十分で
あればステップＳ９に進む。
【００１４】次に消去の場合について説明する。始め
に、ＶCC，ＶPPが立上げられ、ＶCC＝５Ｖ，ＶPP＝Ｖ
PPH となり（ステップＳ２０）、次に全てのメモリセル
に“０”が書き込まれているか否か、即ち、全てのＢＹ
ＴＥが‘００Ｈ’か否か判断する（ステップＳ２１）。
全てのメモリセルが“０”でなければ、前述のプログラ
ムフローを用いて全メモリセルに“０”の書き込みを行
う（ステップＳ２２）、これは消去されたメモリセルを
さらに消去すると、メモリセルが過消去されるためであ
る。次に、／ＷＥを立下げてアドレスの最初の位置が与
えられ（ステップＳ２３）、続く／ＷＥの立上がりで
“ＥＲＡＳＥ−ＳＥＴＵＰ ＣＯＭＭＡＮＤ”である消
去コマンド（２０Ｈ）を入力する（ステップＳ２４）。
続いて、／ＷＥを再度立下げて、続く／ＷＥの立上がり
で“ＥＲＡＳＥ ＣＯＭＭＡＮＤ”である消去コマンド
（２０Ｈ）を入力する（ステップＳ２５）。この時チッ
プ内部で消去パルスが発生され、続く／ＷＥの立下がり
までソース線スイッチ３を通じて、メモリセルのソース
にＶPPH が印加される（ステップＳ２６）。この立下が
りでアドレスもラッチされる。続く／ＷＥの立上がりで
“ＥＲＡＳＥ−ＶＥＲＩＦＹ ＣＯＭＭＡＮＤ”である
データ（Ａ０Ｈ）を入力し、消去ベリファイモードとな
る（ステップＳ２７）。この時、ベリファイ電圧発生回
路１１により、消去ベリファイ電圧（〜３．２Ｖ）が発
生され、Ｘデコーダ４、Ｙデコーダ５に印加される。メ
モリセルのコントロールゲートに与えられる電圧が、通
常の読み出し時（５Ｖ）より低いため、消去不十分なメ
モリセルをオンしにくくなり、消去不良がより確実に発
見できるようになる。次に、読み出しを行い（ステップ
Ｓ２８）、次に、消去繰り返し回数が１０００回に達し
ていないか判断し（ステップＳ２９）、１０００回に達
していなければ、消去データの確認を行う（ステップＳ
３０）。この時、消去不十分であれば、さらに消去を繰
り返す。消去がなされていて次のアドレスの消去データ
のベリファイしたアドレスがラストアドレスか否かを判
断し、ラストアドレスでなければ（ステップＳ３１）、
アドレスを増やして次のアドレスに進む（ステップＳ３
２）、次のアドレスの消去データのベリファイしたアド
レスがラストアドレスでならば（ステップＳ３１）、動
作モードを読み出しモードに設定して（ステップＳ３
４）、ＶPP＝ＶPPL として（ステップＳ３３）消去を終
了する。ステップＳ２９で１０００回達していた時は、
消去データの確認を行い（ステップＳ３３）、消去が不
十分であれば、装置の不良と判断して消去を終了する。
ステップＳ３３で消去が十分であれば、ステップＳ３１
に進む。
に、ＶCC，ＶPPが立上げられ、ＶCC＝５Ｖ，ＶPP＝Ｖ
PPH となり（ステップＳ２０）、次に全てのメモリセル
に“０”が書き込まれているか否か、即ち、全てのＢＹ
ＴＥが‘００Ｈ’か否か判断する（ステップＳ２１）。
全てのメモリセルが“０”でなければ、前述のプログラ
ムフローを用いて全メモリセルに“０”の書き込みを行
う（ステップＳ２２）、これは消去されたメモリセルを
さらに消去すると、メモリセルが過消去されるためであ
る。次に、／ＷＥを立下げてアドレスの最初の位置が与
えられ（ステップＳ２３）、続く／ＷＥの立上がりで
“ＥＲＡＳＥ−ＳＥＴＵＰ ＣＯＭＭＡＮＤ”である消
去コマンド（２０Ｈ）を入力する（ステップＳ２４）。
続いて、／ＷＥを再度立下げて、続く／ＷＥの立上がり
で“ＥＲＡＳＥ ＣＯＭＭＡＮＤ”である消去コマンド
（２０Ｈ）を入力する（ステップＳ２５）。この時チッ
プ内部で消去パルスが発生され、続く／ＷＥの立下がり
までソース線スイッチ３を通じて、メモリセルのソース
にＶPPH が印加される（ステップＳ２６）。この立下が
りでアドレスもラッチされる。続く／ＷＥの立上がりで
“ＥＲＡＳＥ−ＶＥＲＩＦＹ ＣＯＭＭＡＮＤ”である
データ（Ａ０Ｈ）を入力し、消去ベリファイモードとな
る（ステップＳ２７）。この時、ベリファイ電圧発生回
路１１により、消去ベリファイ電圧（〜３．２Ｖ）が発
生され、Ｘデコーダ４、Ｙデコーダ５に印加される。メ
モリセルのコントロールゲートに与えられる電圧が、通
常の読み出し時（５Ｖ）より低いため、消去不十分なメ
モリセルをオンしにくくなり、消去不良がより確実に発
見できるようになる。次に、読み出しを行い（ステップ
Ｓ２８）、次に、消去繰り返し回数が１０００回に達し
ていないか判断し（ステップＳ２９）、１０００回に達
していなければ、消去データの確認を行う（ステップＳ
３０）。この時、消去不十分であれば、さらに消去を繰
り返す。消去がなされていて次のアドレスの消去データ
のベリファイしたアドレスがラストアドレスか否かを判
断し、ラストアドレスでなければ（ステップＳ３１）、
アドレスを増やして次のアドレスに進む（ステップＳ３
２）、次のアドレスの消去データのベリファイしたアド
レスがラストアドレスでならば（ステップＳ３１）、動
作モードを読み出しモードに設定して（ステップＳ３
４）、ＶPP＝ＶPPL として（ステップＳ３３）消去を終
了する。ステップＳ２９で１０００回達していた時は、
消去データの確認を行い（ステップＳ３３）、消去が不
十分であれば、装置の不良と判断して消去を終了する。
ステップＳ３３で消去が十分であれば、ステップＳ３１
に進む。
【００１５】
【発明が解決しようとする課題】従来のフラッシュＥＥ
ＰＲＯＭは以上のように構成されていたので、記憶する
情報が頻繁に書き換える部分と、書き換えない部分とを
有する場合、頻繁に書き換える情報部分を書き換えるた
めには、書き換えない情報部分と共にメモリアレイ内の
情報を一括消去し、再度全てのプログラム情報を書き込
まなければならないという問題点があった。
ＰＲＯＭは以上のように構成されていたので、記憶する
情報が頻繁に書き換える部分と、書き換えない部分とを
有する場合、頻繁に書き換える情報部分を書き換えるた
めには、書き換えない情報部分と共にメモリアレイ内の
情報を一括消去し、再度全てのプログラム情報を書き込
まなければならないという問題点があった。
【００１６】この発明は上記のような問題点を解消する
ためになされたもので、記憶する情報が頻繁に書き換え
る部分と書き換えない部分とを有する場合、メモリアレ
イの情報書き換え時間を短縮することを目的とする。
ためになされたもので、記憶する情報が頻繁に書き換え
る部分と書き換えない部分とを有する場合、メモリアレ
イの情報書き換え時間を短縮することを目的とする。
【００１７】
【課題を解決するための手段】この発明の請求項１に係
る電気的に書き込み・消去が可能な不揮発性半導体記憶
装置は第１のセクタと第２のセクタよりなるメモリアレ
イと、外部から入力されたアドレス信号をデコードし、
前記メモリアレイの行及び列方向の選択を行うＸデコー
ダ及びＹデコーダと、前記メモリアレイを構成するメモ
リセルに記憶された情報が“１”であるか“０”である
かを判定するセンスアンプを備え、前記第１のセクタの
メモリセルが一括消去することが可能であり、前記第２
のセクタのメモリセルが消去不可能であることを特徴と
する。
る電気的に書き込み・消去が可能な不揮発性半導体記憶
装置は第１のセクタと第２のセクタよりなるメモリアレ
イと、外部から入力されたアドレス信号をデコードし、
前記メモリアレイの行及び列方向の選択を行うＸデコー
ダ及びＹデコーダと、前記メモリアレイを構成するメモ
リセルに記憶された情報が“１”であるか“０”である
かを判定するセンスアンプを備え、前記第１のセクタの
メモリセルが一括消去することが可能であり、前記第２
のセクタのメモリセルが消去不可能であることを特徴と
する。
【００１８】この発明の請求項２に係る電気的に書き込
み・消去が可能な不揮発性半導体記憶装置は、第１のセ
クタと第２のセクタよりなるメモリセルアレイと、外部
から入力されたアドレス信号をデコードし、前記メモリ
セルアレイの行及び列方向の選択を行うＸデコーダ及び
Ｙデコーダと、前記メモリセルアレイを構成するメモリ
セルに記憶された情報が“１”であるか“０”であるか
を判定するセンスアンプを備え、一つの消去動作で、前
記第１のセクタ及び前記第２のセクタの少なくとも一方
のセクタのメモリセルが一括消去可能であることを特徴
とする。
み・消去が可能な不揮発性半導体記憶装置は、第１のセ
クタと第２のセクタよりなるメモリセルアレイと、外部
から入力されたアドレス信号をデコードし、前記メモリ
セルアレイの行及び列方向の選択を行うＸデコーダ及び
Ｙデコーダと、前記メモリセルアレイを構成するメモリ
セルに記憶された情報が“１”であるか“０”であるか
を判定するセンスアンプを備え、一つの消去動作で、前
記第１のセクタ及び前記第２のセクタの少なくとも一方
のセクタのメモリセルが一括消去可能であることを特徴
とする。
【００１９】
【作用】この発明の請求項１に係る電気的に書き込み・
消去が可能な不揮発性半導体記憶装置は、第１のセクタ
と第２のセクタよりなるメモリアレイを備え、第１のセ
クタのメモリセルが一括消去することが可能であり、第
２のセクタのメモリセルが消去不可能であることから、
記憶する情報が頻繁に書き換える部分と書き換えない部
分とを有する場合、頻繁に書き換える情報部分を一括消
去可能な第１のセクタにプログラムし、書き換えない情
報部分を一括消去不可能な第２のセクタにプログラムす
ることにより、書き換えない情報部分を消去し、再度、
プログラムする必要がなくなる。
消去が可能な不揮発性半導体記憶装置は、第１のセクタ
と第２のセクタよりなるメモリアレイを備え、第１のセ
クタのメモリセルが一括消去することが可能であり、第
２のセクタのメモリセルが消去不可能であることから、
記憶する情報が頻繁に書き換える部分と書き換えない部
分とを有する場合、頻繁に書き換える情報部分を一括消
去可能な第１のセクタにプログラムし、書き換えない情
報部分を一括消去不可能な第２のセクタにプログラムす
ることにより、書き換えない情報部分を消去し、再度、
プログラムする必要がなくなる。
【００２０】この発明の請求項２に係る電気的に書き込
み・消去が可能な不揮発性半導体記憶装置は、第１のセ
クタと第２のセクタよりなるメモリセルアレイを備え、
一つの消去動作で、前記第１のセクタ及び前記第２のセ
クタの少なくとも一方のセクタのメモリセルが一括消去
可能であることから、記憶する情報が頻繁に書き換える
部分と書き換えない部分とを有する場合、頻繁に書き換
える情報部分を第１のセクタにプログラムし、頻繁に書
き換えない情報部分を第２のセクタにプログラムし、必
要に応じて第１のセクタの情報のみを書き換えることに
より、書き換えない情報部分を消去し、再度、プログラ
ムする必要がなくなる。
み・消去が可能な不揮発性半導体記憶装置は、第１のセ
クタと第２のセクタよりなるメモリセルアレイを備え、
一つの消去動作で、前記第１のセクタ及び前記第２のセ
クタの少なくとも一方のセクタのメモリセルが一括消去
可能であることから、記憶する情報が頻繁に書き換える
部分と書き換えない部分とを有する場合、頻繁に書き換
える情報部分を第１のセクタにプログラムし、頻繁に書
き換えない情報部分を第２のセクタにプログラムし、必
要に応じて第１のセクタの情報のみを書き換えることに
より、書き換えない情報部分を消去し、再度、プログラ
ムする必要がなくなる。
【００２１】
【実施例】以下、この発明の一実施例について図１及び
図３を用いて説明する。図１はこの発明の一実施例に係
る電気的に書き込み・消去が可能な不揮発性半導体記憶
装置であるフラッシュＥＥＰＲＯＭのブロック図であ
る。図３は図１に示すフラッシュＥＥＰＲＯＭの書き込
み回路の回路図である。図１及び図３において、１ａは
一括消去可能なセクタであり、各メモリセルのソースは
共通でソース線スイッチ３に接続されている。１ｂは消
去不可能なセクタであり、各メモリセルのソースは接地
されている。１ａと１ｂでメモリアレイ１を構成してい
る。なお、図１において図５と同一符号は同一内容を示
す。図３において図７と同一符号は同一内容を示す。
図３を用いて説明する。図１はこの発明の一実施例に係
る電気的に書き込み・消去が可能な不揮発性半導体記憶
装置であるフラッシュＥＥＰＲＯＭのブロック図であ
る。図３は図１に示すフラッシュＥＥＰＲＯＭの書き込
み回路の回路図である。図１及び図３において、１ａは
一括消去可能なセクタであり、各メモリセルのソースは
共通でソース線スイッチ３に接続されている。１ｂは消
去不可能なセクタであり、各メモリセルのソースは接地
されている。１ａと１ｂでメモリアレイ１を構成してい
る。なお、図１において図５と同一符号は同一内容を示
す。図３において図７と同一符号は同一内容を示す。
【００２２】一括消去可能なセクタ１ａを書き換える場
合、消去は従来の工程と同一であり、プログラムは消去
された一括消去可能なセクタ１ａに対し従来のプログラ
ム工程を行う。従って、従来に比べて書き換えるメモリ
セルの数が減り、書き換え時間を短縮できる。
合、消去は従来の工程と同一であり、プログラムは消去
された一括消去可能なセクタ１ａに対し従来のプログラ
ム工程を行う。従って、従来に比べて書き換えるメモリ
セルの数が減り、書き換え時間を短縮できる。
【００２３】次に、この発明の他の実施例について図２
及び図４を用いて説明する。図２はこの発明の他の実施
例に係る電気的に書き込み・消去が可能な不揮発性半導
体記憶装置であるフラッシュＥＥＰＲＯＭのブロック図
である。図４は図２に示すフラッシュＥＥＰＲＯＭの書
き込み回路の回路図である。図２及び図４において、３
ａ，３ｂはソース線スイッチである。１ｃは一括消去可
能なセクタであり、各メモリセルのソースは共通でソー
ス線スイッチ３ａに接続されている。１ｄは消去可能な
セクタであり、各メモリセルのソースは共通でソース線
スイッチ３ｂに接続されている。１ｃと１ｄでメモリア
レイ１を構成している。なお、図２において図５と同一
符号は同一内容を示す。図４において図７と同一符号は
同一内容を示す。
及び図４を用いて説明する。図２はこの発明の他の実施
例に係る電気的に書き込み・消去が可能な不揮発性半導
体記憶装置であるフラッシュＥＥＰＲＯＭのブロック図
である。図４は図２に示すフラッシュＥＥＰＲＯＭの書
き込み回路の回路図である。図２及び図４において、３
ａ，３ｂはソース線スイッチである。１ｃは一括消去可
能なセクタであり、各メモリセルのソースは共通でソー
ス線スイッチ３ａに接続されている。１ｄは消去可能な
セクタであり、各メモリセルのソースは共通でソース線
スイッチ３ｂに接続されている。１ｃと１ｄでメモリア
レイ１を構成している。なお、図２において図５と同一
符号は同一内容を示す。図４において図７と同一符号は
同一内容を示す。
【００２４】１ｃと１ｄは別々に消去することができ、
例えば、一括消去可能なセクタ１ｃだけを書き換える場
合、消去は従来の工程と同一であり、プログラムは消去
された一括消去可能なセクタ１ｃに対し従来のプログラ
ム工程を行う。また、一括消去可能なセクタ１ｄだけを
書き換える場合、消去は従来の工程と同一であり、プロ
グラムは消去された一括消去可能なセクタ１ｄに対し従
来のプログラム工程を行う。さらに、１ｃと１ｄを同時
に書き換えることも可能であり、消去は従来の工程と同
一であり、プログラムは消去された一括消去可能なセク
タ１ｃと１ｄに対し従来のプログラム工程を行う。
例えば、一括消去可能なセクタ１ｃだけを書き換える場
合、消去は従来の工程と同一であり、プログラムは消去
された一括消去可能なセクタ１ｃに対し従来のプログラ
ム工程を行う。また、一括消去可能なセクタ１ｄだけを
書き換える場合、消去は従来の工程と同一であり、プロ
グラムは消去された一括消去可能なセクタ１ｄに対し従
来のプログラム工程を行う。さらに、１ｃと１ｄを同時
に書き換えることも可能であり、消去は従来の工程と同
一であり、プログラムは消去された一括消去可能なセク
タ１ｃと１ｄに対し従来のプログラム工程を行う。
【００２５】なお、上記各実施例では、メモリアレイを
均等に二つのセクタに分割したものを示したが、例えば
あまり書き換えないバイオス情報と頻繁に書き換えるデ
ィップスイッチ情報を同一の記憶装置に記憶させる場
合、それぞれの情報が極端にちがうため、一方の一括消
去可能なセクタのメモリ容量を数バイトから数十バイト
としてもよい。
均等に二つのセクタに分割したものを示したが、例えば
あまり書き換えないバイオス情報と頻繁に書き換えるデ
ィップスイッチ情報を同一の記憶装置に記憶させる場
合、それぞれの情報が極端にちがうため、一方の一括消
去可能なセクタのメモリ容量を数バイトから数十バイト
としてもよい。
【００２６】
【発明の効果】以上のように、この発明の請求項１に係
る電気的に書き込み・消去が可能な不揮発性半導体記憶
装置によればメモリアレイを二つのセクタに分割し、そ
の一方を一括消去可能とし、他方を一括消去不可能とし
たので、記憶する情報が頻繁に書き換える部分と書き換
えない部分とを有する場合、頻繁に書き換える情報部分
を一括消去可能なセクタにプログラムし、頻繁に書き換
えない情報部分を一括消去不可能なセクタにプログラム
することにより、書き換えない情報部分を消去し、再
度、プログラムする必要がなくなり、書き換え時間を短
縮することができる。
る電気的に書き込み・消去が可能な不揮発性半導体記憶
装置によればメモリアレイを二つのセクタに分割し、そ
の一方を一括消去可能とし、他方を一括消去不可能とし
たので、記憶する情報が頻繁に書き換える部分と書き換
えない部分とを有する場合、頻繁に書き換える情報部分
を一括消去可能なセクタにプログラムし、頻繁に書き換
えない情報部分を一括消去不可能なセクタにプログラム
することにより、書き換えない情報部分を消去し、再
度、プログラムする必要がなくなり、書き換え時間を短
縮することができる。
【００２７】この発明の請求項２に係る電気的に書き込
み・消去が可能な不揮発性半導体記憶装置は、メモリア
レイを二つのセクタに分割し、一つの消去動作で、少な
くとも一方のセクタのメモリセルが一括消去可能である
ことから、記憶する情報が頻繁に書き換える部分と書き
換えない部分とを有する場合、頻繁に書き換える情報部
分を第１のセクタにプログラムし、頻繁に書き換えない
情報部分を第２のセクタにプログラムし、必要に応じて
第１のセクタの情報のみを書き換えることにより、書き
換えない情報部分を消去し、再度、プログラムする必要
がなくなり、書き換え時間を短縮することができる。
み・消去が可能な不揮発性半導体記憶装置は、メモリア
レイを二つのセクタに分割し、一つの消去動作で、少な
くとも一方のセクタのメモリセルが一括消去可能である
ことから、記憶する情報が頻繁に書き換える部分と書き
換えない部分とを有する場合、頻繁に書き換える情報部
分を第１のセクタにプログラムし、頻繁に書き換えない
情報部分を第２のセクタにプログラムし、必要に応じて
第１のセクタの情報のみを書き換えることにより、書き
換えない情報部分を消去し、再度、プログラムする必要
がなくなり、書き換え時間を短縮することができる。
【図１】この発明の一実施例であるフラッシュＥＥＰＲ
ＯＭのブロック図である。
ＯＭのブロック図である。
【図２】この発明の他の実施例であるフラッシュＥＥＰ
ＲＯＭのブロック図である。
ＲＯＭのブロック図である。
【図３】図１に示すフラッシュＥＥＰＲＯＭの書き込み
回路の回路図である。
回路の回路図である。
【図４】図２に示すフラッシュＥＥＰＲＯＭの書き込み
回路の回路図である。
回路の回路図である。
【図５】従来例のフラッシュＥＥＰＲＯＭのブロック図
である。
である。
【図６】図５のメモリセルの断面図である。
【図７】図５のメモリセルの書き込み回路の回路図であ
る。
る。
【図８】図５のベリファイ動作を含むプログラムの流れ
図である。
図である。
【図９】図５のベリファイ動作を含む消去の流れ図であ
る。
る。
【図１０】図９，図１０のタイミング波形図である。
１ａ 一括消去可能なセクタ
１ｂ 消去不可能なセクタ
１ メモリアレイ
２ Ｙゲート
３ ソース線スイッチ
４ Ｘデコーダ
５ Ｙデコーダ
６ アドレスレジスタ
７ 入力データレジスタ
８ センスアンプ
９ 入出力バッファ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１１月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図５はＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏ
ｌ．２３，Ｎｏ．５，Ｏｃｔｏｂｅｒ １９８８年の１
１５７〜１１６３頁に示された従来の電気的に消去可能
な不揮発性半導体記憶装置であるフラッシュＥＥＰＲＯ
Ｍのブロック図を示す。図において、１はメモリアレ
イ、２はＹゲート、３はソース線スイッチ、４はＸデコ
ーダ、５はＹデコーダ、６はアドレスレジスタ、７は入
力データレジスタ、８はセンスアンプ、９は入出力バッ
ファ、１０はプログラム電圧発生回路、１１はベリファ
イ電圧発生回路、１２はコマンドレジスタ、１３はコマ
ンドデコーダ、１４は入力信号バッファである。ＶCC，
ＶPP，ＶSSは外部から供給される電圧である。／ＷＥ，
／ＯＥ，／ＣＥは制御信号、Ａ０〜Ａ１４はアドレス信
号、ＶＯ0 〜ＶＯ7 は入出力データ信号である。
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏ
ｌ．２３，Ｎｏ．５，Ｏｃｔｏｂｅｒ １９８８年の１
１５７〜１１６３頁に示された従来の電気的に消去可能
な不揮発性半導体記憶装置であるフラッシュＥＥＰＲＯ
Ｍのブロック図を示す。図において、１はメモリアレ
イ、２はＹゲート、３はソース線スイッチ、４はＸデコ
ーダ、５はＹデコーダ、６はアドレスレジスタ、７は入
力データレジスタ、８はセンスアンプ、９は入出力バッ
ファ、１０はプログラム電圧発生回路、１１はベリファ
イ電圧発生回路、１２はコマンドレジスタ、１３はコマ
ンドデコーダ、１４は入力信号バッファである。ＶCC，
ＶPP，ＶSSは外部から供給される電圧である。／ＷＥ，
／ＯＥ，／ＣＥは制御信号、Ａ０〜Ａ１４はアドレス信
号、ＶＯ0 〜ＶＯ7 は入出力データ信号である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】次に動作について説明する。図７中の点線
で囲んだメモリセルに書き込みを行う場合について説明
する。外部から入力されたデータに応じて書き込み回路
７７が活性化され、Ｉ／Ｏ線２７にプログラム電圧が供
給される。同時に、アドレス信号によりＹデコーダ５，
Ｘデコーダ４を通じてＹゲートトランジスタ２６，ワー
ド線２５が選択されてＶPPが印加される。ソース線２８
はプログラム時にはソース線スイッチ３により接地され
ている。こうして、図中の１個のセルのみに電流が流
れ、ホットエレクトロンが発生し、書き込みが行われ、
そのメモリセルのしきい値電圧が高くなる。
で囲んだメモリセルに書き込みを行う場合について説明
する。外部から入力されたデータに応じて書き込み回路
７７が活性化され、Ｉ／Ｏ線２７にプログラム電圧が供
給される。同時に、アドレス信号によりＹデコーダ５，
Ｘデコーダ４を通じてＹゲートトランジスタ２６，ワー
ド線２５が選択されてＶPPが印加される。ソース線２８
はプログラム時にはソース線スイッチ３により接地され
ている。こうして、図中の１個のセルのみに電流が流
れ、ホットエレクトロンが発生し、書き込みが行われ、
そのメモリセルのしきい値電圧が高くなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】次に読み出し動作について説明する。書込
みと同様に図７中の点線で囲まれたメモリセルの読み出
しについて説明する。まず，アドレス信号がＹデコーダ
５，Ｘデコーダ４によってデコードされ、選択されたＹ
ゲートトランジスタ２６への信号線Ｙ１〜Ｙ３とワード
線２５が“Ｈ”となる。この時、メモリセルのソース線
２８は、ソース線スイッチ３によって接地される。その
メモリセルに書き込みが行われて情報“０”の状態であ
れば、メモリセルのしきい値が高く、メモリセルのコン
トロールゲートにワード線２５によって“Ｈ”が与えら
れてもメモリセルはオンせず、ビット線２４からソース
線２８に電流は流れない。一方、メモリセルが消去され
ていて情報“１”の状態であれば、逆にメモリセルはオ
ンするため、ビット線２４からソース線２８に電流が流
れる。メモリセルを介して電流が流れるか否かをセンス
アンプ８で検出して、読み出しデータ“１”または
“０”を得る。
みと同様に図７中の点線で囲まれたメモリセルの読み出
しについて説明する。まず，アドレス信号がＹデコーダ
５，Ｘデコーダ４によってデコードされ、選択されたＹ
ゲートトランジスタ２６への信号線Ｙ１〜Ｙ３とワード
線２５が“Ｈ”となる。この時、メモリセルのソース線
２８は、ソース線スイッチ３によって接地される。その
メモリセルに書き込みが行われて情報“０”の状態であ
れば、メモリセルのしきい値が高く、メモリセルのコン
トロールゲートにワード線２５によって“Ｈ”が与えら
れてもメモリセルはオンせず、ビット線２４からソース
線２８に電流は流れない。一方、メモリセルが消去され
ていて情報“１”の状態であれば、逆にメモリセルはオ
ンするため、ビット線２４からソース線２８に電流が流
れる。メモリセルを介して電流が流れるか否かをセンス
アンプ８で検出して、読み出しデータ“１”または
“０”を得る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】さて，ＥＰＲＯＭでは消去は紫外線照射に
よってなされるため、フローティングゲートが電気的に
中性になると、それ以上にはフローティングゲートから
電子は引き抜かれず、メモリトランジスタのしきい値は
１Ｖ程度以下にはならない。一方、トンネル現象を利用
した電子の引き抜きでは、フローティングゲートから電
子が過剰に引き抜かれ、フローティングゲートが正に帯
電してしまうということが起こり得る。この現象を過消
去（もしくは過剰消去）と呼ぶ。過消去が起きると、メ
モリセルのしきい値が負になってしまうため、その後の
読み出し・書き込みに支障をきたす。すなわち、読み出
し時に非選択でワード線のレベルが“Ｌ”であり、メモ
リセルのコントロールゲートに印加されるレベルが
“Ｌ”であっても、非選択のメモリセルを介してビット
線から電流が流れてしまうので、同一ビット線上の読み
出しを行おうとするメモリセルが、書き込み状態でしき
い値が高くとも“１”を読み出してしまう。また、書き
込み時においても過消去されたメモリセルを介してリー
ク電流が流れるため、書き込み特性が劣化し、さらには
書き込み不能になってしまう。このため、消去後に読み
出しを行って消去が正しく行われたかをチェックし（消
去ベリファイとよぶ）、消去されないビットがある場合
には再度消去を行う方法を取って、メモリセルに余分な
消去パルスが印加されるのを防ぐ方法が取られている。
よってなされるため、フローティングゲートが電気的に
中性になると、それ以上にはフローティングゲートから
電子は引き抜かれず、メモリトランジスタのしきい値は
１Ｖ程度以下にはならない。一方、トンネル現象を利用
した電子の引き抜きでは、フローティングゲートから電
子が過剰に引き抜かれ、フローティングゲートが正に帯
電してしまうということが起こり得る。この現象を過消
去（もしくは過剰消去）と呼ぶ。過消去が起きると、メ
モリセルのしきい値が負になってしまうため、その後の
読み出し・書き込みに支障をきたす。すなわち、読み出
し時に非選択でワード線のレベルが“Ｌ”であり、メモ
リセルのコントロールゲートに印加されるレベルが
“Ｌ”であっても、非選択のメモリセルを介してビット
線から電流が流れてしまうので、同一ビット線上の読み
出しを行おうとするメモリセルが、書き込み状態でしき
い値が高くとも“１”を読み出してしまう。また、書き
込み時においても過消去されたメモリセルを介してリー
ク電流が流れるため、書き込み特性が劣化し、さらには
書き込み不能になってしまう。このため、消去後に読み
出しを行って消去が正しく行われたかをチェックし（消
去ベリファイとよぶ）、消去されないビットがある場合
には再度消去を行う方法を取って、メモリセルに余分な
消去パルスが印加されるのを防ぐ方法が取られている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】まず，プログラム書き込みの場合について
説明する。始めにＶCC、ＶPPが立上げられ、ＶCC＝５
Ｖ、ＶPP＝ＶPPH となり（ステップＳ１）、続いて／Ｗ
Ｅが立下げられ、アドレスの最初の位置が与えられる
（ステップＳ２）。この後、／ＷＥの立ち上がりで“Ｐ
ＲＯＧＲＡＭ−ＳＥＴＵＰ ＣＯＭＭＡＮＤ”である入
力データ（４０Ｈ）がコマンドレジスタ１２にラッチさ
れる（ステップＳ３）。その後、入力データがコマンド
デコーダ１３でデコードされ、動作モードがプログラム
モードとなる。続いて／ＷＥが再度立下げられ、アドレ
スレジスタ６に外部からのアドレスがラッチされ、／Ｗ
Ｅの立上がりで“ＰＲＯＧＲＡＭ ＤＡＴＡ”であるデ
ータ（ＤＩＮ）が書き込み回路７にラッチされる（ステ
ップＳ４）。次に、プログラムパルスがプログラム電圧
発生回路１０により発生され、Ｘデコーダ４，Ｙデコー
ダ５に印加される。この状態が１０μｓの間継続し、図
７を用いて説明したように各メモリセルにプログラムが
行われる（ステップＳ５）。次に／ＷＥを立下げて、続
く／ＷＥの立上がりで“ＰＲＯＧＲＡＭ−ＶＥＲＩＦＹ
ＣＯＭＭＡＮＤ”である入力データ（ＣＯＨ）がコマン
ドレジスタ１２にラッチされ、動作モードがプログラム
ベリファイモードとなる（ステップＳ６）。この時、ベ
リファイ電圧発生回路１１により、チップ内部でプログ
ラムベリファイ電圧（〜７．０Ｖ）が発生され、Ｘデコ
ーダ１１，Ｙデコーダ５に印加され、読出を行う（ステ
ップＳ７）。メモリセルのコントロールゲートに与えら
れる電圧が通常の読み出し時（５Ｖ）より高いため、書
き込み不十分なメモリセルはオンし易くなり、書き込み
不良がより確実に発見できるようになる。次に、書き込
みの繰り返し回数が２５回に達していないか判断し（ス
テップＳ８）、２５回に達していなければ、書き込みデ
ータの確認を行う（ステップＳ９）。この時、書き込み
不十分であれば、さらに書き込みを繰り返す。書き込み
がなされていれば（ステップＳ９）、ラストアドレスが
書き込まれたかどうか判断し（ステップＳ１０）、ラス
トアドレスでなければアドレスを増加して（ステップＳ
１１）上記の動作を繰り返す。ステップＳ１０でラスト
アドレスと判断されれば動作モードを読み出しモードに
設定して（ステップＳ１３）、ＶPP＝ＶPPL として（ス
テップＳ１４）、プログラムを終了する。もし、ステッ
プＳ８で書き込み繰り返し回数が２５回に達していれ
ば、書き込みデータの確認を行い（ステップＳ１２）、
書き込みが不十分であれば、装置の不良と判断してプロ
グラムを終了する。ステップＳ１２で書き込みが十分で
あればステップＳ１０に進む。
説明する。始めにＶCC、ＶPPが立上げられ、ＶCC＝５
Ｖ、ＶPP＝ＶPPH となり（ステップＳ１）、続いて／Ｗ
Ｅが立下げられ、アドレスの最初の位置が与えられる
（ステップＳ２）。この後、／ＷＥの立ち上がりで“Ｐ
ＲＯＧＲＡＭ−ＳＥＴＵＰ ＣＯＭＭＡＮＤ”である入
力データ（４０Ｈ）がコマンドレジスタ１２にラッチさ
れる（ステップＳ３）。その後、入力データがコマンド
デコーダ１３でデコードされ、動作モードがプログラム
モードとなる。続いて／ＷＥが再度立下げられ、アドレ
スレジスタ６に外部からのアドレスがラッチされ、／Ｗ
Ｅの立上がりで“ＰＲＯＧＲＡＭ ＤＡＴＡ”であるデ
ータ（ＤＩＮ）が書き込み回路７にラッチされる（ステ
ップＳ４）。次に、プログラムパルスがプログラム電圧
発生回路１０により発生され、Ｘデコーダ４，Ｙデコー
ダ５に印加される。この状態が１０μｓの間継続し、図
７を用いて説明したように各メモリセルにプログラムが
行われる（ステップＳ５）。次に／ＷＥを立下げて、続
く／ＷＥの立上がりで“ＰＲＯＧＲＡＭ−ＶＥＲＩＦＹ
ＣＯＭＭＡＮＤ”である入力データ（ＣＯＨ）がコマン
ドレジスタ１２にラッチされ、動作モードがプログラム
ベリファイモードとなる（ステップＳ６）。この時、ベ
リファイ電圧発生回路１１により、チップ内部でプログ
ラムベリファイ電圧（〜７．０Ｖ）が発生され、Ｘデコ
ーダ１１，Ｙデコーダ５に印加され、読出を行う（ステ
ップＳ７）。メモリセルのコントロールゲートに与えら
れる電圧が通常の読み出し時（５Ｖ）より高いため、書
き込み不十分なメモリセルはオンし易くなり、書き込み
不良がより確実に発見できるようになる。次に、書き込
みの繰り返し回数が２５回に達していないか判断し（ス
テップＳ８）、２５回に達していなければ、書き込みデ
ータの確認を行う（ステップＳ９）。この時、書き込み
不十分であれば、さらに書き込みを繰り返す。書き込み
がなされていれば（ステップＳ９）、ラストアドレスが
書き込まれたかどうか判断し（ステップＳ１０）、ラス
トアドレスでなければアドレスを増加して（ステップＳ
１１）上記の動作を繰り返す。ステップＳ１０でラスト
アドレスと判断されれば動作モードを読み出しモードに
設定して（ステップＳ１３）、ＶPP＝ＶPPL として（ス
テップＳ１４）、プログラムを終了する。もし、ステッ
プＳ８で書き込み繰り返し回数が２５回に達していれ
ば、書き込みデータの確認を行い（ステップＳ１２）、
書き込みが不十分であれば、装置の不良と判断してプロ
グラムを終了する。ステップＳ１２で書き込みが十分で
あればステップＳ１０に進む。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】次に消去の場合について説明する。始め
に、ＶH ，ＶH が立上げられ、ＶH ＝５Ｖ，ＶH ＝Ｖ
H H となり（ステップＳ２０）、次に全てのメモリセル
に“０”が書き込まれているか否か、即ち、全てのＢＹ
ＴＥが‘００Ｈ’か否か判断する（ステップＳ２１）。
全てのメモリセルが“０”でなければ、前述のプログラ
ムフローを用いて全メモリセルに“０”の書き込みを行
う（ステップＳ２２）、これは消去されたメモリセルを
さらに消去すると、メモリセルが過消去されるためであ
る。次に、／ＷＥを立下げてアドレスの最初の位置が与
えられ（ステップＳ２３）、続く／ＷＥの立上がりで
“ＥＲＡＳＥ−ＳＥＴＵＰ ＣＯＭＭＡＮＤ”である消
去コマンド（２０Ｈ）を入力する（ステップＳ２４）。
続いて、／ＷＥを再度立下げて、続く／ＷＥの立上がり
で“ＥＲＡＳＥ ＣＯＭＭＡＮＤ”である消去コマンド
（２０Ｈ）を入力する（ステップＳ２５）。この時チッ
プ内部で消去パルスが発生され、続く／ＷＥの立下がり
までソース線スイッチ３を通じて、メモリセルのソース
にＶH H が印加される（ステップＳ２６）。この立下が
りでアドレスもラッチされる。続く／ＷＥの立上がりで
“ＥＲＡＳＥ−ＶＥＲＩＦＹ ＣＯＭＭＡＮＤ”である
データ（Ａ０Ｈ）を入力し、消去ベリファイモードとな
る（ステップＳ２７）。この時、ベリファイ電圧発生回
路リファイ電圧（〜３．２Ｖ）が発生され、Ｘデコーダ
４、Ｙデコーダ５に印加される。メモリセルのコントロ
ールゲートに与えられる電圧が、通常の読み出し時（５
Ｖ）より低いため、消去不十分なメモリセルをオンしに
くくなり、消去不良がより確実に発見できるようにな
る。次に、読み出しを行い（ステップＳ２８）、次に、
消去繰り返し回数が１０００回に達していないか判断し
（ステップＳ２９）、１０００回に達していなければ、
消去データの確認を行う（ステップＳ３０）。この時、
消去不十分であれば、さらに消去を繰り返す。消去がな
されていて次のアドレスの消去データのベリファイした
アドレスがラストアドレスか否かを判断し、ラストアド
レスでなければ（ステップＳ３１）、アドレスを増やし
て次のアドレスに進む（ステップＳ３２）、次のアドレ
スの消去データのベリファイしたアドレスがラストアド
レスならば（ステップＳ３１）、動作モードを読み出し
モードに設定して（ステップＳ３４）、ＶPP＝ＶPPL と
して（ステップＳ３５）消去を終了する。ステップＳ２
９で１０００回達していた時は、消去データの確認を行
い（ステップＳ３３）、消去が不十分であれば、装置の
不良と判断して消去を終了する。ステップＳ３３で消去
が十分であれば、ステップＳ３１に進む。
に、ＶH ，ＶH が立上げられ、ＶH ＝５Ｖ，ＶH ＝Ｖ
H H となり（ステップＳ２０）、次に全てのメモリセル
に“０”が書き込まれているか否か、即ち、全てのＢＹ
ＴＥが‘００Ｈ’か否か判断する（ステップＳ２１）。
全てのメモリセルが“０”でなければ、前述のプログラ
ムフローを用いて全メモリセルに“０”の書き込みを行
う（ステップＳ２２）、これは消去されたメモリセルを
さらに消去すると、メモリセルが過消去されるためであ
る。次に、／ＷＥを立下げてアドレスの最初の位置が与
えられ（ステップＳ２３）、続く／ＷＥの立上がりで
“ＥＲＡＳＥ−ＳＥＴＵＰ ＣＯＭＭＡＮＤ”である消
去コマンド（２０Ｈ）を入力する（ステップＳ２４）。
続いて、／ＷＥを再度立下げて、続く／ＷＥの立上がり
で“ＥＲＡＳＥ ＣＯＭＭＡＮＤ”である消去コマンド
（２０Ｈ）を入力する（ステップＳ２５）。この時チッ
プ内部で消去パルスが発生され、続く／ＷＥの立下がり
までソース線スイッチ３を通じて、メモリセルのソース
にＶH H が印加される（ステップＳ２６）。この立下が
りでアドレスもラッチされる。続く／ＷＥの立上がりで
“ＥＲＡＳＥ−ＶＥＲＩＦＹ ＣＯＭＭＡＮＤ”である
データ（Ａ０Ｈ）を入力し、消去ベリファイモードとな
る（ステップＳ２７）。この時、ベリファイ電圧発生回
路リファイ電圧（〜３．２Ｖ）が発生され、Ｘデコーダ
４、Ｙデコーダ５に印加される。メモリセルのコントロ
ールゲートに与えられる電圧が、通常の読み出し時（５
Ｖ）より低いため、消去不十分なメモリセルをオンしに
くくなり、消去不良がより確実に発見できるようにな
る。次に、読み出しを行い（ステップＳ２８）、次に、
消去繰り返し回数が１０００回に達していないか判断し
（ステップＳ２９）、１０００回に達していなければ、
消去データの確認を行う（ステップＳ３０）。この時、
消去不十分であれば、さらに消去を繰り返す。消去がな
されていて次のアドレスの消去データのベリファイした
アドレスがラストアドレスか否かを判断し、ラストアド
レスでなければ（ステップＳ３１）、アドレスを増やし
て次のアドレスに進む（ステップＳ３２）、次のアドレ
スの消去データのベリファイしたアドレスがラストアド
レスならば（ステップＳ３１）、動作モードを読み出し
モードに設定して（ステップＳ３４）、ＶPP＝ＶPPL と
して（ステップＳ３５）消去を終了する。ステップＳ２
９で１０００回達していた時は、消去データの確認を行
い（ステップＳ３３）、消去が不十分であれば、装置の
不良と判断して消去を終了する。ステップＳ３３で消去
が十分であれば、ステップＳ３１に進む。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】次に、この発明の他の実施例について図２
及び図４を用いて説明する。図２はこの発明の他の実施
例に係る電気的に書き込み・消去が可能な不揮発性半導
体記憶装置であるフラッシュＥＥＰＲＯＭのブロック図
である。図４は図２に示すフラッシュＥＥＰＲＯＭの書
き込み回路の回路図である。図２及び図４において、３
ａ，３ｂはソース線スイッチである。１ｃは一括消去可
能なセクタであり、各メモリセルのソースは共通でソー
ス線スイッチ３ｂに接続されている。１ｄは一括消去可
能なセクタであり、各メモリセルのソースは共通でソー
ス線スイッチ３ａに接続されている。１ｃと１ｄでメモ
リアレイ１を構成している。なお、図２において図５と
同一符号は同一内容を示す。図４において図７と同一符
号は同一内容を示す。
及び図４を用いて説明する。図２はこの発明の他の実施
例に係る電気的に書き込み・消去が可能な不揮発性半導
体記憶装置であるフラッシュＥＥＰＲＯＭのブロック図
である。図４は図２に示すフラッシュＥＥＰＲＯＭの書
き込み回路の回路図である。図２及び図４において、３
ａ，３ｂはソース線スイッチである。１ｃは一括消去可
能なセクタであり、各メモリセルのソースは共通でソー
ス線スイッチ３ｂに接続されている。１ｄは一括消去可
能なセクタであり、各メモリセルのソースは共通でソー
ス線スイッチ３ａに接続されている。１ｃと１ｄでメモ
リアレイ１を構成している。なお、図２において図５と
同一符号は同一内容を示す。図４において図７と同一符
号は同一内容を示す。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】１ｃと１ｄは別々に消去することができ、
例えば、一括消去可能なセクタ１ｃだけを書き換える場
合、消去はソース線スイッチ３ｂを通じて一括消去可能
なセクタ１ｃのメモリセルのソースにＶPPH が印加され
るようにして行い、プログムは消去された一括消去可能
なセクタ１ｃに対し従来のプログラム工程を行う。ま
た、一括消去可能なセクタ１ｄだけを書き換える場合、
消去はソース線スイッチ３ａを通じてセクタ１ｄのメモ
リセルのソースにＶPPH が印加されるようにして行い、
プログラムは消去された一括消去可能なセクタ１ｄに対
し従来のプログラム工程を行う。さらに、１ｃと１ｄを
同時に書き換えることも可能であり、消去は従来の工程
と同一であり、プログラムは消去された一括消去可能な
セクタ１ｃと１ｄに対し従来のプログラム工程を行う。
例えば、一括消去可能なセクタ１ｃだけを書き換える場
合、消去はソース線スイッチ３ｂを通じて一括消去可能
なセクタ１ｃのメモリセルのソースにＶPPH が印加され
るようにして行い、プログムは消去された一括消去可能
なセクタ１ｃに対し従来のプログラム工程を行う。ま
た、一括消去可能なセクタ１ｄだけを書き換える場合、
消去はソース線スイッチ３ａを通じてセクタ１ｄのメモ
リセルのソースにＶPPH が印加されるようにして行い、
プログラムは消去された一括消去可能なセクタ１ｄに対
し従来のプログラム工程を行う。さらに、１ｃと１ｄを
同時に書き換えることも可能であり、消去は従来の工程
と同一であり、プログラムは消去された一括消去可能な
セクタ１ｃと１ｄに対し従来のプログラム工程を行う。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 29/792
8225−4Ｍ Ｈ０１Ｌ 29/78 ３７１
Claims (2)
- 【請求項１】 第１のセクタと第２のセクタよりなるメ
モリアレイと、 外部から入力されたアドレス信号をデコードし、前記メ
モリアレイの行及び列方向の選択を行うＸデコーダ及び
Ｙデコーダと、 前記メモリアレイを構成するメモリセルに記憶された情
報が“１”であるか“０”であるかを判定するセンスア
ンプを備え、 前記第１のセクタのメモリセルが一括消去することが可
能であり、前記第２のセクタのメモリセルが消去不可能
であることを特徴とする電気的に書き込み・消去が可能
な不揮発性半導体記憶装置。 - 【請求項２】 第１のセクタと第２のセクタよりなるメ
モリセルアレイと、 外部から入力されたアドレス信号をデコードし、前記メ
モリセルアレイの行及び列方向の選択を行うＸデコーダ
及びＹデコーダと、 前記メモリセルアレイを構成するメモリセルに記憶され
た情報が“１”であるか“０”であるかを判定するセン
スアンプを備え、 一つの消去動作で、前記第１のセクタ及び前記第２のセ
クタの少なくとも一方のセクタのメモリセルが一括消去
可能であることを特徴とする電気的に書き込み・消去が
可能な不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184581A JPH0528775A (ja) | 1991-07-24 | 1991-07-24 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184581A JPH0528775A (ja) | 1991-07-24 | 1991-07-24 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528775A true JPH0528775A (ja) | 1993-02-05 |
Family
ID=16155717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184581A Pending JPH0528775A (ja) | 1991-07-24 | 1991-07-24 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528775A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6279070B1 (en) | 1998-06-11 | 2001-08-21 | Hyundai Electronics Industries Co., Ltd. | Multistep pulse generation circuit and method of erasing a flash memory cell using the same |
-
1991
- 1991-07-24 JP JP3184581A patent/JPH0528775A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6279070B1 (en) | 1998-06-11 | 2001-08-21 | Hyundai Electronics Industries Co., Ltd. | Multistep pulse generation circuit and method of erasing a flash memory cell using the same |
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