JPH0528821Y2 - - Google Patents

Description

【考案の詳細な説明】 ＜産業上の利用分野＞ 本考案は双方向サイリスタを使用して商用交流
電源等を開閉する交流スイツチ回路に係り、特に
誘導性あるいは容量性負荷に起因する負荷電流の
位相回転にも影響されない交流スイツチ回路に関
する。

＜従来技術＞ 交流回路を開閉するには回路中のインダクタン
スやキヤパシタンスの影響による雑音の発生を防
ぐため電圧が低い時点で回路を閉成するのが望ま
しい。

第１図はこの種のゼロクロストリガ方式の従来
の実施例を示す回路図である。

交流スイツチ回路の入力端１ａ，１ｂの外部に
は交流電源Ｐと負荷Ｌが接続されている。入力端
１ａと１ｂとの間には双方向サイリスタQ₁が接
続されている。入力端１ａと１ｂはダイオードブ
リツジD₁の交流端子２ａ，２ｂとそれぞれ抵抗
R₁，R₂を介して接続されている。双方向サイリ
スタQ₁のゲートＧはダイオードブリツジD₁の交
流端子２ｂと接続されている。ダイオードブリツ
ジD₁の直流端子３ａは逆阻止サイリスタQ₂のア
ノードに、直流端子３ｂはカソードにそれぞれ接
続されている。逆阻止サイリスタQ₂のゲートは
抵抗R₃を介してカソードに接続されている。直
流端子３ａ，３ｂ間の電圧V₁は抵抗R₄を介して
ゼナーダイオードD₂に印加され、抵抗R₄とゼナ
ーダイオードD₂との接続点４の電圧V₂はフオト
トランジスタQ₃のコレクタに与えられている。
フオトトランジスタQ₃のエミツタは逆阻止サイ
リスタQ₂のゲートに接続され、電圧V₃が与えら
れている。

フオトトランジスタQ₃は発光ダイオードD₃と
共にフオトカプラを構成し、光信号５により開閉
される。発光ダイオードD₃は抵抗R₅を介して信
号入力端６ａ，６ｂと接続され、信号入力端６
ａ，６ｂには双方向サイリスタQ₁を開閉する入
力信号Ｓが与えられる。この入力信号Ｓにより負
荷Ｌの両端電圧V₄が制御される。

直流端子３ａ，３ｂ間の電圧V₁はまた抵抗R₆
とR₇で分圧され、この分圧された電圧がゼロ検
出トランジスタQ₄のベースに印加される。ゼロ
検出トランジスタQ₄のコレクタは接続点４に、
エミツタはゼナーダイオードD₂のアノードにそ
れぞれ接続されている。

第２図は第１図の実施例の各部の波形を示す波
形図、第３図は第２図における各部波形を拡大し
た拡大図である。なお、これらの波形図は負荷Ｌ
が抵抗負荷の場合を示している。以下、第２図、
第３図を用いて第１図の実施例の動作を説明す
る。

先ず、入力信号ＳがフオトトランジスタQ₃に
与えられないとき（第２図ａのオフ状態）はフオ
トトランジスタQ₃はオフであり、逆阻止サイリ
スタQ₂のゲートには電流が流れず逆阻止サイリ
スタQ₂は開放状態にある。したがつて抵抗R₃の
両端の電圧V₃（第２図ｄ）はゼロであり、負荷Ｌ
の両端電圧V₄（第２図ｅ、第３図ｄ）もゼロであ
る。この場合に、抵抗R₄，R₆の抵抗値が抵抗R₁，
R₂の抵抗値よりも充分大きければ、交流電源Ｐ
の電圧をダイオードブリツジD₁で両波整流した
電圧とほぼ等しい電圧V₁（第２図ｂ、第３図ｂ）
が逆阻止サイリスタQ₂のアノード・カソード間
に加わる。この電圧V₁を抵抗R₆とR₇で分圧した
電圧がゼロ検出トランジスタQ₄のベース・エミ
ツタ間の立ち上り電圧より大きいときにはゼロ検
出トランジスタQ₄を導通させ、ゼナーダイオー
ドD₂の両端を短絡させてほぼゼロ電圧（第２図
ｃ、第３図ｃ）とする。一方、抵抗R₆とR₇で分
圧した分圧点の電圧がゼロ検出トランジスタQ₄
の立ち上り電圧より小さいときにはゼロ検出トラ
ンジスタQ₄がオフとなるので電圧V₁を抵抗R₄を
介してゼナーダイオードD₂で制限した電圧が接
続点４に現われる（第２図ｃ、第３図ｃ）。

次に、入力信号Ｓがオフからオンに変つた過度
期間Ｔ（第２図ｂ、第３図ｂ）において、電圧V₁
を抵抗R₆とR₇で分圧した電圧がゼロ検出トラン
ジスタQ₄の立ち上り電圧以上の電圧の場合には
既にゼナーダイオードD₂の両端をゼロ検出トラ
ンジスタQ₄が導通しているので、たとえ入力信
号ＳによりフオトトランジスタQ₃がオンとなつ
ても逆阻止サイリスタQ₂を点火しない。したが
つて、交流電源Ｐの電圧が大きい状態で双方向サ
イリスタQ₁を点火することはない。

次に、抵抗R₆とR₇で分圧した電圧がゼロ検出
トランジスタQ₄の立上り電圧以下の状態で入力
信号Ｓが加わつたときには、ゼロ検出トランジス
タQ₄はオフ、フオトトランジスタQ₃はオンとな
つているので逆阻止サイリスタQ₂のゲートにフ
オトトランジスタQ₃を介して電流が流れ、逆阻
止サイリスタQ₂が点火し、抵抗R₂に電流が流れ
双方向サイリスタQ₁を導通させ負荷Ｌに第２図
ｆ（第３図ｅ）に示す負荷電流I_Lが流れ、この負
荷Ｌの両端に電圧V₄が生じる。この場合には交
流電源の電圧がゼロクロス点附近にあるので入力
信号Ｓにより直ちに双方向サイリスタQ₁が点火
されても問題を生じない。

しかし、負荷Ｌが誘導負荷で交流電源Ｐの電圧
V_Lと負荷電流I_Lとの位相が大きくずれている場合
などには、次の如き問題を生じることがある。

この点については、第４図、第５図を用いて説
明する。第４図、第５図はいずれも負荷Ｌが誘導
負荷の場合を示しており、第５図は第４図に示す
各部波形を拡大した波形図を示している。これら
の図は抵抗負荷の場合の第３図、第４図に対応す
る形で示してある。

全体的には第４図に示すように電圧V₁，V₂，
V₃は第２図に示す場合と大差ない波形であるが、
特に第４図ｅとｆの関係が、大きく異なつてい
る。電圧V₄に対して負荷電流I_Lの位相がずれてい
る。

ここで、第５図では電源電圧がゼロになる近傍
を拡大した波形として示してある。

いま、入力信号Ｓがオンの状態で、電源電圧が
高い状態のときは電圧V₁が大きいので、ゼロ検
出トランジスタQ₄はオンになつており、ゼナー
ダイオードD₂の両端は短絡され、逆阻止サイリ
スタQ₂と双方向サイリスタQ₁はオフ状態となつ
ている。

ここで、電圧V₁が低下し、第５図ｂに示すよ
うにゼロ検出トランジスタQ₄のスレシヨルド電
圧を越えて低下すると、ゼロ検出トランジスタ
Q₄はオフとなる。こうなると電圧V₁がゼナーダ
イオードD₂に印加されて第５図ｃに示すように
増加し始める。

この結果、逆阻止サイリスタQ₂のゲートに電
流が流れてオンとなり、双方向サイリスタQ₁が
時点F₁で点火する（第５図ｂ）。

双方向サイリスタQ₁が点火すると、電圧V₁は
ゼロとなり、ダイオードブリツジD₁からの左側
の制御回路は何の機能も持たなくなる。

この状態で、電源電圧がゼロ点F₂を経過して
逆極性で増加し、これに伴い電圧V₁が増加して
ゼロ検出トランジスタQ₄のスレシヨルド電圧に
至るが、その前に負荷電流I_Lが第５図ｅの時点F₃
でゼロなれば双方向サイリスタQ₁は保持電流以
下となり、Q₁はオフとなる。この後、電圧V₁が
増加し、比較的低い電圧で、第５図ｂに示すよう
に、双方向サイリスタQ₁は時点F₄で再点火して
負荷電流I_Lを継続して流す。

つまり、双方向サイリスタQ₁は電源電圧の低
い状態になる毎に点火、オフ、再点火を繰り返し
ながら負荷電流I_Lを流すこととなる。これは、正
常状態である。

しかし、負荷電流I_Lがゼロになる点F₃、つまり
双方向サイリスタQ₁に流れる電流が保持電流以
下になりオフになる点が誘導負荷のために遅れて
第５図ｅの点₃の右側にずれ込むと、I_Lは交流で
あるから何れゼロにならねばならないので、電源
電圧が高い時点で双方向サイリスタQ₁がオフに
なることとなる。

双方向サイリスタQ₁がオフなので、制御回路
は動作状態にあり、このときには電圧V₁は高い
電圧になつているので、Q₂に応答遅れがあると
ゼロ検出トランジスタQ₄が先にオンとなり、双
方向サイリスタQ₁をオフとし、点火を妨げるこ
とになる。

したがつて、端的に言えば、時点F₁とF₄の間、
つまり電源電圧の小さい間に、負荷電流I_Lのゼロ
点が来るようになつていれば、電源電圧の高い時
点で負荷電流I_Lがゼロになることはない。

しかし、負荷が誘導負荷で電流の位相が遅れる
ときには負荷電流のゼロ時点がズレ、このためゼ
ロ検出トランジスタQ₄が動作して双方向サイリ
スタQ₁の導通を妨げる欠点がある。

＜考案の目的＞ 本考案は、前記の従来技術に鑑み、交流電源の
電圧と電流との間に位相回転があるときでもこれ
に影響されない安定な交流スイツチ回路を提供す
ることを目的とする。

＜本考案の構成＞ この目的を達成する本考案の構成は、負荷に直
列に接続される双方向サイリスタと前記双方向サ
イリスタの両端の電圧に対応した電圧がアノー
ド・カソード間に与えられ前記双方向サイリスタ
のゲート電流を制御する逆阻止サイリスタとを有
する交流スイツチ回路において、光信号によつて
内部抵抗が制御されるフオトトランジスタと抵抗
とが直列に接続され前記逆阻止サイリスタのアノ
ード・カソード間の電圧が両端に印加されると共
に前記抵抗の両端に発生する電圧を前記逆阻止サ
イリスタのゲートとカソード間に与える直列回路
と、前記逆阻止サイリスタのアノード・カソード
間の電圧がツエナダイオードと抵抗で分圧された
分圧電圧がゲートとエミツタに印加されコレクタ
が前記フオトトランジスタのゲートに印加された
ゼロ検出トランジスタとを具備し、前記分圧電圧
が所定値以上のときは前記光信号の有無にかかわ
らず前記フオトトランジスタのコレクタに流れる
電流を前記ゼロ検出トランジスタに分流させて前
記逆阻止サイリスタをオフとし前記分圧電圧が前
記所定値以下のときゼロ検出トランジスタをオフ
として前記フオトトランジスタが前記光信号に応
答するようにしたものである。

＜実施例＞ 以下、本考案の実施例について図面に基づき説
明する。尚、従来技術と同一の機能を有する部分
には同一番号を付し、重複する説明は省略する。

第６図は本考案の一実施例を示す回路図であ
る。

負荷Ｌに直列に双方向サイリスタQ₁が接続さ
れ、双方向サイリスタQ₁の両端の電圧をダイオ
ードブリツジD₁で両波整流し、この整流した電
圧V₁を逆阻止サイリスタQ₂のアノード・カソー
ド間に印加している。逆阻止サイリスタQ₂のア
ノード・カソード間には抵抗R₈、フオトトラン
ジスタQ₃および抵抗R₉が直列に接続されている。
フオトトランジスタQ₃と抵抗R₉との接続点と逆
阻止サイリスタQ₂のゲートは接続されている。
フオトトランジスタトランジスタQ₃と抵抗R₉と
の両端の電圧V₅はゼナーダイオードD₄と抵抗R₁₀
の直列回路に印加され、ゼナーダイオードD₄と
抵抗R₁₀の接続点の電圧V₆がゼロ検出トランジス
タQ₅のベースに与えられている。ゼロ検出トラ
ンジスタQ₅のコレクタはフオトトランジスタQ₃
のベースに、ゼロ検出トランジスタQ₅のエミツ
タは逆阻止サイリスタQ₂のカソードにそれぞれ
接続されている。フオトトランジスタQ₃は光信
号５によりオン・オフされ、この結果は負荷Ｌの
両端に電圧V₇として現われる。

第７図は第６図の実施例の各部の波形を示す波
形図である。以下、第７図を用いて第３図の実施
例の動作を説明する。

先ず、入力信号ＳがフオトトランジスタQ₃に
与えられていないとき（第７図ａのオフ状態）は
フオトトランジスタQ₃はオフであり、逆阻止サ
イリスタQ₂のゲートには電流が流れず逆阻止サ
イリスタQ₂はオフである。したがつて双方向サ
イリスタQ₁のゲートにも電流が流れず、負荷Ｌ
の両端にも電圧V₇（第７図ｅ）が現われない。こ
の場合に逆阻止サイリスタQ₂のアノード・カソ
ード間には交流電源Ｐの電圧をダイオードブリツ
ジD₁で両波整流した波形の電圧V₁が現われてい
る。電圧V₁は抵抗R₈を介してゼナーダイオード
D₄に印加されているので電圧V₁の値が大きいと
きはゼナーダイオードD₄でクランプされ、ゼナ
ー電圧以下のときにはゼナダイオードD₄はオフ
となり電圧V₁の波形がそのまま電圧V₅としてゼ
ナーダイオードD₄のカソードに現われる。また、
ゼロ検出トランジスタQ₅のベースの電圧V₆はそ
のベース・エミツタ間の立上り電圧以上の電圧の
場合はほぼ立上り電圧近くの電圧にクランプさ
れ、立上り電圧以下の場合はオフとなる電圧波形
（第７図ｄ）となる。

次に、入力信号Ｓがオフからオンに変つた過度
期間Ｔ（第７図ｂ）において電圧V₁が大きい場合
には既にゼロ検出トランジスタQ₅がオンとなつ
ておりフオトトランジスタのベースを短絡してい
るので、逆阻止サイリスタQ₂のゲートには電流
が流れずオフ状態である。したがつて双方向サイ
リスタはオフで負荷Ｌには電圧V₇は現われない
（第７図ｅ）。これは電圧V₁が大きいときには入
力信号Ｓが加わつても双方向サイリスタQ₁がオ
ンにならないことを示している。

次に、電圧V₅がほぼゼナーダイオードD₄のゼ
ナー電圧以下の状態で入力信号Ｓが加わつた場合
には、ゼロ検出トランジスタQ₅はオフ状態であ
るので、フオトトランジスタQ₃を介して逆阻止
サイリスタQ₂のゲートに電流を流し逆阻止サイ
リスタQ₂を導通させ負荷Ｌに電圧V₇が現われる。
ここでフオトトランジスタQ₃が導通した後はゼ
ロ検出トランジスタQ₅は逆阻止サイリスタの導
通に関係なく電圧V₅（第７図ｃ）が低く保たれる
のでオフ状態となりフオトトランジスタQ₃の導
通を禁止することはない。したがつて、第１図に
示す場合は、双方向サイリスタQ₁に流れる負荷
電流がオフになつた時点で電源電圧が高い状態に
あつてゼロ検出トランジスタQ₄が動作して双方
向サイリスタQ₁がオンになるのを妨げるケース
が発生する。

しかし、第６図に示す実施例では、入力信号Ｓ
が到来した状態で、負荷が誘導負荷であり負荷電
流に遅れがあり負荷電流がゼロになつた時点で電
源電圧が大きな値となつているときでも、フオト
トランジスタQ₃と逆阻止サイリスタQ₂を結ぶイ
ンピーダンスの方がゼナーダイオードD₄と抵抗
R₁₀を結ぶインピーダンスより低いので、電圧V₁
によりフオトトランジスタQ₃と逆阻止サイリス
タQ₂側に必ず電流が流れ、双方向サイリスタQ₁
をオンとする。この場合、電圧V₅は低い値に維
持（Q₃の飽和電圧＋Q₂のゲートクランプ電圧）
されるので、ゼロ検出トランジスタQ₅がオンに
なることはない。したがつて、従来のような不都
合は生じない。

＜考案の効果＞ 以上、実施例とともに具体的に説明した様に、
本考案によれば、逆阻止サイリスタの導通を制御
するフオトトランジスタとゼロ検出トランジスタ
との競合を合理的に避けて、逆阻止サイリスタや
双方向サイリスタの動作時間あるいは負荷電流の
位相回転などに影響されないように構成したの
で、双方向サイリスタに導通の欠落を生じない安
定な交流スイツチ回路が実現できる。

【図面の簡単な説明】

第１図は従来の実施例を示す回路図、第２図は
第１図の実施例の抵抗負荷のときの各部の波形
図、第３図は第２図の各部の波形を拡大した拡大
図、第４図は第１図の実施例の誘導負荷のときの
各部の波形図、第５図は第４図の各部の波形を拡
大した拡大図、第６図は本考案の実施例を示す回
路図、第７図は第６図の実施例の各部の波形図で
ある。 Q₁……双方向サイリスタ、Q₂……逆阻止サイ
リスタ、Q₃……フオトトランジスタ、Q₄，Q₅…
…ゼロ検出トランジスタ、Ｌ……負荷、Ｐ……交
流電源、Ｓ……入力信号。

Claims (1)

【実用新案登録請求の範囲】
1. 負荷に直列に接続される双方向サイリスタと前
   記双方向サイリスタの両端の電圧に対応した電圧
   がアノード・カソード間に与えられ前記双方向サ
   イリスタのゲート電流を制御する逆阻止サイリス
   タとを有する交流スイツチ回路において、光信号
   によつて内部抵抗が制御されるフオトトランジス
   タと抵抗とが直列に接続され前記逆阻止サイリス
   タのアノード・カソード間の電圧が両端に印加さ
   れると共に前記抵抗の両端に発生する電圧を前記
   逆阻止サイリスタのゲートとカソード間に与える
   直列回路と、前記逆阻止サイリスタのアノード・
   カソード間の電圧がツエナダイオードと抵抗で分
   圧された分圧電圧がゲートとエミツタに印加され
   コレクタが前記フオトトランジスタのゲートに印
   加されたゼロ検出トランジスタとを具備し、前記
   分圧電圧が所定値以上のときは前記光信号の有無
   にかかわらず前記フオトトランジスタのコレクタ
   に流れる電流を前記ゼロ検出トランジスタに分流
   させて前記逆阻止サイリスタをオフとし前記分圧
   電圧が前記所定値以下のときゼロ検出トランジス
   タをオフとして前記フオトトランジスタが前記光
   信号に応答するようにした交流スイツチ回路。