JPH0528833Y2 - - Google Patents
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- Publication number
- JPH0528833Y2 JPH0528833Y2 JP1984037464U JP3746484U JPH0528833Y2 JP H0528833 Y2 JPH0528833 Y2 JP H0528833Y2 JP 1984037464 U JP1984037464 U JP 1984037464U JP 3746484 U JP3746484 U JP 3746484U JP H0528833 Y2 JPH0528833 Y2 JP H0528833Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- variable
- voltages
- variable resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案はＡ／Ｄ変換回路、特に無帰還比較型と
称されるＡ／Ｄ変換回路に関する。
称されるＡ／Ｄ変換回路に関する。
(ロ) 従来技術
序述の如き型式のＡ／Ｄ変換回路は、構成が簡
単なため従来より種々の分野で賞用されており、
一般に第１図のような構成となつている。即ち、
同図のものは、アナログ信号を並列２ビツト即ち
４階調のデジタル信号に変換する場合であり、１
〜３は電圧比較器、Ｒ１〜Ｒ４はその各比較器の
スレツシユホールドレベルを決める分圧抵抗、４
はバイナリエンコーダである。
単なため従来より種々の分野で賞用されており、
一般に第１図のような構成となつている。即ち、
同図のものは、アナログ信号を並列２ビツト即ち
４階調のデジタル信号に変換する場合であり、１
〜３は電圧比較器、Ｒ１〜Ｒ４はその各比較器の
スレツシユホールドレベルを決める分圧抵抗、４
はバイナリエンコーダである。
ところで、斯る第１図のＡ／Ｄ変換回路は、パ
ソコン（パーソナルコンピユータ）等の画像処理
装置に於いて、テレビ受像機やVTR等の各種ビ
デオ機器からの映像信号をデジタル処理するため
に使用されるが、映像信号の直流レベル（輝度）
及び振幅（コントラスト）はビデオソースによつ
て夫々異なつているため、前記分圧抵抗Ｒ１〜Ｒ
４による各基準電圧が固定されている場合には、
入力される各映像信号に対して、常にＡ／Ｄ変換
回路のダイナミツクレンジ一杯に使用することは
不可能である。
ソコン（パーソナルコンピユータ）等の画像処理
装置に於いて、テレビ受像機やVTR等の各種ビ
デオ機器からの映像信号をデジタル処理するため
に使用されるが、映像信号の直流レベル（輝度）
及び振幅（コントラスト）はビデオソースによつ
て夫々異なつているため、前記分圧抵抗Ｒ１〜Ｒ
４による各基準電圧が固定されている場合には、
入力される各映像信号に対して、常にＡ／Ｄ変換
回路のダイナミツクレンジ一杯に使用することは
不可能である。
このため、例えば特公昭57−5094号公報の第２
図に示されるように、前記分圧抵抗のＲ１又はＲ
４を可変抵抗器に置き換えて各基準電圧を調整す
ることが考えられる。例えば、第３図は抵抗Ｒ４
を可変抵抗器とし、この可変抵抗器の調整によつ
て各抵抗Ｒ１〜Ｒ４を流れる電流ｉを変化させた
ときの各基準電圧Ｖ１〜Ｖ３の変化を表わしてい
る。従つて、同図からも分るように、このような
方法によつても第２図の如く輝度が高くコントラ
ンストが小さい映像信号に対してはダイナミツク
レンジを一杯に使用してＡ／Ｄ変換できない。な
ぜなら、この場合は上記各電圧Ｖ１〜Ｖ３を高電
圧側に充分に寄らせて設定できないからである。
図に示されるように、前記分圧抵抗のＲ１又はＲ
４を可変抵抗器に置き換えて各基準電圧を調整す
ることが考えられる。例えば、第３図は抵抗Ｒ４
を可変抵抗器とし、この可変抵抗器の調整によつ
て各抵抗Ｒ１〜Ｒ４を流れる電流ｉを変化させた
ときの各基準電圧Ｖ１〜Ｖ３の変化を表わしてい
る。従つて、同図からも分るように、このような
方法によつても第２図の如く輝度が高くコントラ
ンストが小さい映像信号に対してはダイナミツク
レンジを一杯に使用してＡ／Ｄ変換できない。な
ぜなら、この場合は上記各電圧Ｖ１〜Ｖ３を高電
圧側に充分に寄らせて設定できないからである。
(ハ) 考案の目的
本考案は上記の点に鑑みなされたものであり、
直流レベル及び振幅の異なる種々のアナログ信号
の各々に対して、ダイナミツクレンジを略一杯に
使用でき、それにより効率的にデジタル変換でき
るようにしたＡ／Ｄ変換回路を提供することを目
的とする。
直流レベル及び振幅の異なる種々のアナログ信号
の各々に対して、ダイナミツクレンジを略一杯に
使用でき、それにより効率的にデジタル変換でき
るようにしたＡ／Ｄ変換回路を提供することを目
的とする。
(ニ) 考案の構成
本考案のＡ／Ｄ変換回路は、操作開始後暫くは
上昇（下降）して行き、その後一定電圧に保持さ
れる第１電圧の作成回路と、この第１電圧よりも
常に低（高）く前記操作開始後暫くは一定電圧に
保持され、その後上昇（下降）して行く第２電圧
の作成回路と、前記第１第２電圧間の電圧を一定
比率で2n−３個の電圧に分割する分圧回路を設
け、前記第１第２電圧作成回路及び分圧回路の各
出力電圧をエンコーダの入力側に設けた2n−１個
の電圧比較器の各基準電圧として印加することを
特徴とする構成である。
上昇（下降）して行き、その後一定電圧に保持さ
れる第１電圧の作成回路と、この第１電圧よりも
常に低（高）く前記操作開始後暫くは一定電圧に
保持され、その後上昇（下降）して行く第２電圧
の作成回路と、前記第１第２電圧間の電圧を一定
比率で2n−３個の電圧に分割する分圧回路を設
け、前記第１第２電圧作成回路及び分圧回路の各
出力電圧をエンコーダの入力側に設けた2n−１個
の電圧比較器の各基準電圧として印加することを
特徴とする構成である。
(ホ) 実施例
第４図は入力アナログ信号を３ビツト８階調の
デジタル信号に変換する場合の実施例を示してい
る。この実施例に於いて、VRは抵抗Ｒ１，Ｒ２
と協働して可変直流電圧を作成する可変抵抗器、
Tr１はその摺動子に得る電圧が後段の回路の影
響を受けないようにするための分離用の第１トラ
ンジスタ、Ｚ１は抵抗Ｒ４と共に第１電圧作成回
路１１を構成するツエナーダイオード、Ｚ２，Ｚ
８は抵抗Ｒ５，Ｒ６と共に第２電圧作成回路１２
を構成するツエナーダイオード、Tr２，Tr３は
ｂ点、ｃ点に得る各電圧に対する前述と同様（分
離用）の第２第３トランジスタ、Ｒ９〜Ｒ１４，
Ｒ９＝Ｒ１０＝…Ｒ１４は基準電圧作成用の分圧
抵抗、１３ａ〜１３ｇは電圧比較器、１４はバイ
ナリデコーダである。
デジタル信号に変換する場合の実施例を示してい
る。この実施例に於いて、VRは抵抗Ｒ１，Ｒ２
と協働して可変直流電圧を作成する可変抵抗器、
Tr１はその摺動子に得る電圧が後段の回路の影
響を受けないようにするための分離用の第１トラ
ンジスタ、Ｚ１は抵抗Ｒ４と共に第１電圧作成回
路１１を構成するツエナーダイオード、Ｚ２，Ｚ
８は抵抗Ｒ５，Ｒ６と共に第２電圧作成回路１２
を構成するツエナーダイオード、Tr２，Tr３は
ｂ点、ｃ点に得る各電圧に対する前述と同様（分
離用）の第２第３トランジスタ、Ｒ９〜Ｒ１４，
Ｒ９＝Ｒ１０＝…Ｒ１４は基準電圧作成用の分圧
抵抗、１３ａ〜１３ｇは電圧比較器、１４はバイ
ナリデコーダである。
斯る第４図の実施例に於いて、今、可変抵抗器
VRの摺動子を接地側から＋Ｂ電源側に設けてス
ライド操作させて行くものとする。すると、上記
摺動子に得る電圧をVrとしてａ点の電圧Va＝Vr
−Vbeで与えられ、この電圧VaがダイオードＺ
１のツエナー電圧Vz１よりも低く該ダイオード
がオフしている間は、ｂ点の電圧Vbは前記可変
抵抗器VRの操作につれて変化する上記Vaに等し
い。しかし、VaがVz１より高くなり上記ダイオ
ードＺ１がオンすると、以後、VbはVb＝Vz１
となり一定値に保持させる。従つて、Vbは第５
図の直線イのように変化することになる。
VRの摺動子を接地側から＋Ｂ電源側に設けてス
ライド操作させて行くものとする。すると、上記
摺動子に得る電圧をVrとしてａ点の電圧Va＝Vr
−Vbeで与えられ、この電圧VaがダイオードＺ
１のツエナー電圧Vz１よりも低く該ダイオード
がオフしている間は、ｂ点の電圧Vbは前記可変
抵抗器VRの操作につれて変化する上記Vaに等し
い。しかし、VaがVz１より高くなり上記ダイオ
ードＺ１がオンすると、以後、VbはVb＝Vz１
となり一定値に保持させる。従つて、Vbは第５
図の直線イのように変化することになる。
一方、ダイオードＺ３は抵抗Ｒ５によつて＋Ｂ
電源からバイアスされて常時オンになつており、
このため前記電圧VaがダイオードＺ２，Ｚ３の
ツエナー電圧をそれぞれVz２，Vz３としてVa
≦Vz２＋Vz３のときは、上記ダイオードＺ２が
オフになつているので、ｃ点の電圧VcはVc＝Vz
３で一定値に保持されている。しかし、Va＞Vz
２＋Vz３になつて上記ダイオードＺ２がオンに
なると、VcはVc＝Va−Vz２＝Vr−Vbe−Vz２
となつて第５図の直線ロのように変化する。
電源からバイアスされて常時オンになつており、
このため前記電圧VaがダイオードＺ２，Ｚ３の
ツエナー電圧をそれぞれVz２，Vz３としてVa
≦Vz２＋Vz３のときは、上記ダイオードＺ２が
オフになつているので、ｃ点の電圧VcはVc＝Vz
３で一定値に保持されている。しかし、Va＞Vz
２＋Vz３になつて上記ダイオードＺ２がオンに
なると、VcはVc＝Va−Vz２＝Vr−Vbe−Vz２
となつて第５図の直線ロのように変化する。
ここで、Ｏ点、Ｐ点の電圧Vo・Vpはそれぞれ
Vo＝Vb＋Vbe・Vp＝Vc＋Vbeであるから、上
記Ｏ・Ｐ点間の電位差（Vb−Vc）及びその中央
値の電位１／２（Vz１＋Vz３）（第５図参照）
を、入力端子１５に入力される種々のアナログ信
号の振幅及び直流レベルの変化範囲等を考慮して
設定する。そして、上記Ｏ・Ｐ点の電圧Vo，Vp
及びその両者間の電圧を抵抗Ｒ９〜Ｒ１４で分割
して得る各電圧が電圧比較器１３ａ〜１３ｇの各
基準電圧として印加される。
Vo＝Vb＋Vbe・Vp＝Vc＋Vbeであるから、上
記Ｏ・Ｐ点間の電位差（Vb−Vc）及びその中央
値の電位１／２（Vz１＋Vz３）（第５図参照）
を、入力端子１５に入力される種々のアナログ信
号の振幅及び直流レベルの変化範囲等を考慮して
設定する。そして、上記Ｏ・Ｐ点の電圧Vo，Vp
及びその両者間の電圧を抵抗Ｒ９〜Ｒ１４で分割
して得る各電圧が電圧比較器１３ａ〜１３ｇの各
基準電圧として印加される。
したがつて前記電圧Vb，Vcは、直流レベルが
低く振幅も小さいアナログ信号に対しては第５図
の領域内の電圧に設定し、振幅が比較的大きく
且つ直流レベルが振幅の略１／２程度のところに
あるアナログ信号に対しては領域内の電圧に設
定し、直流レベルが高く振幅の小さいアナログ信
号に対しては領域内の電圧に設定すればよい。
勿論、その各場合に於いて、Vbは当該アナログ
信号の電圧変化範囲よりも少許低く、Vcはその
変化範囲の最小値よりも少許高く設定する必要が
ある。
低く振幅も小さいアナログ信号に対しては第５図
の領域内の電圧に設定し、振幅が比較的大きく
且つ直流レベルが振幅の略１／２程度のところに
あるアナログ信号に対しては領域内の電圧に設
定し、直流レベルが高く振幅の小さいアナログ信
号に対しては領域内の電圧に設定すればよい。
勿論、その各場合に於いて、Vbは当該アナログ
信号の電圧変化範囲よりも少許低く、Vcはその
変化範囲の最小値よりも少許高く設定する必要が
ある。
このようにすることによりダイナミツクレンジ
を常に略一杯に使用して変換した８階調のデジタ
ル信号を出力端子１５ａ〜１５ｃに得られる。
を常に略一杯に使用して変換した８階調のデジタ
ル信号を出力端子１５ａ〜１５ｃに得られる。
つまり、本考案は実用新案登録請求の範囲に示
すように、可変直流電圧を作成する可変抵抗器
VRと、この可変抵抗器VRに接続され、前記可
変直流電圧が第１及び第２の範囲（第５図におけ
る領域，にあるとき上昇し、第３の範囲（第
５図における領域）にあるとき一定に保持され
る第１電圧（同図イに示される電圧）を作成する
第１電圧作成回路と、前記可変抵抗器VRに接続
され、前記第１電圧よりも常に低く前記可変直流
電圧が第１の範囲にあるとき一定に保持され、第
２及び第３の範囲にあるとき、上昇する第２電圧
（同図ロに示される電圧）を作成する第２電圧作
成回路と、分圧回路からなるものである。
すように、可変直流電圧を作成する可変抵抗器
VRと、この可変抵抗器VRに接続され、前記可
変直流電圧が第１及び第２の範囲（第５図におけ
る領域，にあるとき上昇し、第３の範囲（第
５図における領域）にあるとき一定に保持され
る第１電圧（同図イに示される電圧）を作成する
第１電圧作成回路と、前記可変抵抗器VRに接続
され、前記第１電圧よりも常に低く前記可変直流
電圧が第１の範囲にあるとき一定に保持され、第
２及び第３の範囲にあるとき、上昇する第２電圧
（同図ロに示される電圧）を作成する第２電圧作
成回路と、分圧回路からなるものである。
或るいは、可変直流電圧を作成する可変抵抗器
VRと、この可変抵抗器VRに接続され、前記可
変直流電圧が第１及び第２の範囲（第５図におけ
る領域，にあるとき下降し、第３の範囲（第
５図における領域にあるとき一定に保持される
第１電圧（同図ロに示される電圧）を作成する第
１電圧作成回路と、前記可変抵抗器VRに接続さ
れ、前記第１電圧よりも常に高く前記可変直流電
圧が第１の範囲にあるとき一定に保持され、第２
及び第３の範囲にあるとき、下降する第２電圧
（同図イに示される電圧）を作成する第２電圧作
成回路と、分圧回路からなるものである。
VRと、この可変抵抗器VRに接続され、前記可
変直流電圧が第１及び第２の範囲（第５図におけ
る領域，にあるとき下降し、第３の範囲（第
５図における領域にあるとき一定に保持される
第１電圧（同図ロに示される電圧）を作成する第
１電圧作成回路と、前記可変抵抗器VRに接続さ
れ、前記第１電圧よりも常に高く前記可変直流電
圧が第１の範囲にあるとき一定に保持され、第２
及び第３の範囲にあるとき、下降する第２電圧
（同図イに示される電圧）を作成する第２電圧作
成回路と、分圧回路からなるものである。
(ヘ) 考案の効果
本考案のＡ／Ｄ変換回路に依れば、直流レベル
及び振幅の異なる種々のアナログ信号の各々に対
して、Ａ／Ｄ変換回路のダイナミツクレンジを略
一杯に使用して効率的にデジタル変換できる。従
つて、種々のビデオソースからの映像信号のデジ
タル処理を行なう場合等に好適である。
及び振幅の異なる種々のアナログ信号の各々に対
して、Ａ／Ｄ変換回路のダイナミツクレンジを略
一杯に使用して効率的にデジタル変換できる。従
つて、種々のビデオソースからの映像信号のデジ
タル処理を行なう場合等に好適である。
また、１つの可変抵抗器の調整により夫々、異
なる変化特性を示す第１及び第２電圧を作成する
ことができるため極めて簡単な構成により基準電
圧を作成できる。
なる変化特性を示す第１及び第２電圧を作成する
ことができるため極めて簡単な構成により基準電
圧を作成できる。
第１図は従来のＡ／Ｄ変換回路を示すブロツク
図、第２図はその入力アナログ信号を示す信号波
形図、第３図はその動作を説明するための特性図
である。第４図は本考案の一実施例を示すブロツ
ク図、第５図はその動作を説明するための特性図
である。 １１……第１電圧作成回路、１２……第２電圧
作成回路、Ｒ９〜Ｒ１４……分圧抵抗、１３ａ〜
１３ｇ……電圧比較器、１４……バイナリデコー
ダ。
図、第２図はその入力アナログ信号を示す信号波
形図、第３図はその動作を説明するための特性図
である。第４図は本考案の一実施例を示すブロツ
ク図、第５図はその動作を説明するための特性図
である。 １１……第１電圧作成回路、１２……第２電圧
作成回路、Ｒ９〜Ｒ１４……分圧抵抗、１３ａ〜
１３ｇ……電圧比較器、１４……バイナリデコー
ダ。
Claims (1)
- 【実用新案登録請求の範囲】 互いに異なる基準電圧がそれぞれ印加される2n
−１個（ｎは２以上の自然数）の電圧比較器にア
ナログ信号を入力し、この各比較器の出力をエン
コーダに入力してｎビツトのデジタル信号に変換
する回路に於いて、 可変直流電圧を作成する可変抵抗器と、この可
変抵抗器に接続され、前記可変直流電圧が第１及
び第２の範囲にあるとき上昇（下降）し、第３の
範囲にあるとき一定に保持される第１電圧を作成
する第１電圧作成回路と、 前記可変抵抗器に接続され、前記第１電圧より
も常に低（高）く前記可変直流電圧が第１の範囲
にあるとき一定して保持され、第２及び第３の範
囲にあるとき、上昇（下降）する第２電圧を作成
する第２電圧作成回路と、 前記第１、第２電圧間の電圧を一定比率で2n−
３個の電圧に分割する分圧回路を設け、 前記第１、第２電圧作成回路及び分圧回路の各
出力電圧を前記各比較器の基準電圧として印加す
るようにしたことを特徴とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3746484U JPS60150832U (ja) | 1984-03-15 | 1984-03-15 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3746484U JPS60150832U (ja) | 1984-03-15 | 1984-03-15 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60150832U JPS60150832U (ja) | 1985-10-07 |
| JPH0528833Y2 true JPH0528833Y2 (ja) | 1993-07-23 |
Family
ID=30543566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3746484U Granted JPS60150832U (ja) | 1984-03-15 | 1984-03-15 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60150832U (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5813738U (ja) * | 1981-07-16 | 1983-01-28 | 富士通テン株式会社 | アナログデジタル変換器 |
| JPS5840942U (ja) * | 1981-09-11 | 1983-03-17 | 富士通テン株式会社 | アナログデジタル変換装置 |
-
1984
- 1984-03-15 JP JP3746484U patent/JPS60150832U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60150832U (ja) | 1985-10-07 |
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