JPH06120830A

JPH06120830A - Ａｄ変換装置

Info

Publication number: JPH06120830A
Application number: JP4263918A
Authority: JP
Inventors: Tomonori Shiomi; 智則塩見; Koichiro Tanaka; 宏一郎田中; Tomohiro Kimura; 知弘木村; Akihiro Tatsuta; 明浩竜田; Yasuo Nagaishi; 康男長石
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-10-01
Filing date: 1992-10-01
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】入力された一定電圧のアナログ信号のＡＤ変
換結果のデジタル値の最小値ビットが変動しない追従比
較型のＡＤ変換装置を提供する。【構成】出力端子６に現れるＡＤ変換結果のデジタル
値に加算器８、１１でオフセット値を加算し、それぞれ
ＤＡ変換器９、１２でアナログ電圧に変換する。このＤ
Ａ変換器９、１２の出力電圧は、入力端子１に入力され
たアナログ信号の電圧に追従する。その結果、入力され
たアナログ信号の電圧が、ＤＡ変換器９、１２の出力電
圧の間に入ると、アップダウンカウンタ５はカウント停
止の動作状態となってＡＤ変換結果のデジタル値は変動
しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、追従比較型のＡＤ変換
装置に関する。

【０００２】

【従来の技術】現在、ＡＤ変換装置は数種の方式が実用
化されているが、そのうちの一種として、追従比較型と
呼ばれるものがある。以下、図面を参照しながら、この
従来技術に係る追従比較型のＡＤ変換装置について説明
する。図３は、この追従比較型のＡＤ変換装置の一例の
ブロック図である。本図において、１０１はＡＤ変換す
るアナログ信号を入力する入力端子であり、１０２は入
力端子１０１に入力されたアナログ信号を非反転入力と
しかつ後述するＤＡ変換器１０７からの出力電圧を反転
入力とする電圧比較器であり、１０３は入力端子１０１
に入力されたアナログ信号を反転入力としかつ後述する
ＤＡ変換器１０７からの出力電圧を非反転入力とする電
圧比較器であり、１０４はクロック信号を発生するクロ
ック信号発生器であり、１０５はクロック信号発生器１
０４をクロック信号源としかつ電圧比較器１０２および
１０３によりカウントアップ、カウントダウン、カウン
ト停止を制御されるアップダウンカウンタであり、１０
６はアップダウンカウンタ１０５のデジタル出力値を１
０１に入力されたアナログ信号のＡＤ変換結果として出
力する出力端子であり、１０７はアップダウンカウンタ
１０５のデジタル出力値を再度アナログ値に変換した上
で電圧比較器１０２、１０３の基準電圧とするＤＡ変換
器である。

【０００３】次に、図４はこのＡＤ変換装置の動作波形
を示したものである。本図において、２０１は入力端子
１０１に入力されたアナログ信号の電圧波形であり、２
０２はＤＡ変換器１０７の出力電圧波形であり、２０７
はクロック信号発生器１０４の出力電圧波形であり、２
０３、２０４はそれぞれ電圧比較器１０２、１０３の出
力論理レベルを正論理で表したものである。

【０００４】以上のように構成されたＡＤ変換装置につ
いて、以下にその動作を説明する。入力端子１０１に入
力されたアナログ信号は、電圧比較器１０２、１０３に
入力される。また、ＤＡ変換器１０７でアナログ電圧値
に変換されたアップダウンカウンタ１０５のデジタル出
力値は、電圧比較器１０２、１０３へ基準電圧として帰
還される。電圧比較器１０２は、入力されたアナログ信
号の電圧と帰還されてきたＤＡ変換器１０７の出力値を
比較し、図４の波形２０１、２０２、２０３に示すとお
り、入力されたアナログ信号の電圧が帰還されてきたＤ
Ａ変換器１０７の出力値よりも大きければ論理レベル”
１”、小さければ論理レベル”０”を出力する。逆に、
電圧比較器１０３は、図４の波形２０１、２０２、２０
４に示すとおり、入力されたアナログ信号の電圧が帰還
されてきたＤＡ変換器１０７の出力値よりも大きければ
論理レベル”０”、小さければ論理レベル”１”を出力
する。アップダウンカウンタ１０５は、クロック信号発
生器１０４からのクロック信号によりカウント動作を行
い、そのカウントアップ、カウントダウン、カウント停
止の動作は、図５に示す論理で電圧比較器１０２、１０
３の出力により制御される。

【０００５】即ち、ＡＤ変換結果として出力されるアッ
プダウンカウンタ１０５のデジタル出力値をアナログ電
圧値に変換し、これと入力されたアナログ信号の電圧と
を電圧比較器で比較した上で、もし入力されたアナログ
信号の電圧が大きければアップカウントを行い、小さけ
ればダウンカウントを行うことによって、常に両方の電
圧が等しくなるように負帰還ループを構成する。これに
よって、入力されたアナログ信号の電圧にアップダウン
カウンタのデジタル出力値が追従し、出力端子１０６に
ＡＤ変換結果が現れる。

【０００６】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、図４の期間ＴS に見られるように、入力
されたアナログ信号の電圧が一定の場合でも、ＤＡ変換
器１０７の出力電圧、即ち出力端子１０６に現れるＡＤ
変換結果のデジタル値の最小値ビット（ＬＳＢ）がクロ
ック周期で変動するという問題点を有している。これ
は、アップダウンカウンタ１０５とＤＡ変換器１０７の
量子化により負帰還ループが不安定となるためである。
即ち、ＤＡ変換器１０７の出力電圧が入力されたアナロ
グ信号電圧より僅かに大きい状態でアップダウンカウン
タ１０５が１ステップだけダウンカウントされ、これに
よってＤＡ変換器１０７の出力電圧が入力されたアナロ
グ信号電圧を僅かに下回ることとなる。したがって、ア
ップダウンカウンタ１０５が次のクロック周期で１ステ
ップだけアップカウントされて先の状態に戻り、以降こ
れを繰り返すためである。

【０００７】したがって、この変動を除去し安定したＡ
Ｄ変換を行うためには、このＡＤ変換装置の後段にヒス
テリシス特性付与あるいは出力平均化をなす論理回路を
設ける必要があり、これがコストの増加、実装面積の増
大を招いていた。本発明はかかる課題に鑑みなされたも
のであり、追従比較型でありながら安定したＡＤ変換を
なしえるＡＤ変換装置を提供することを目的としてなさ
れたものである。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明においては、外部から入力されたア
ナログ信号と、外部へ出力するデジタル値をＤＡ変換し
たアナログ値とを比較器にて比較し、両者の差が最小に
なるよう動作するＡＤ変換装置において、前記比較器が
前記両者の差の比較の出力に際して不感帯を有している
ことを特徴とするＡＤ変換装置としている。

【０００９】請求項２の発明においては、外部からのア
ナログ信号の入力端子と、ＡＤ変換結果のデジタル信号
の外部への出力端子と、前記入力端子から入力されたア
ナログ信号の電圧を第１および第２の基準電圧とそれぞ
れ比較する第１および第２の電圧比較器と、クロック信
号を発生するクロック信号発生器と、前記クロック信号
発生器からのクロック信号に応じて動作しかつ前記第１
および第２の電圧比較器からの入力により所定の論理手
順でカウントが制御されることにより、最終的には外部
から入力されたアナログ信号値をＡＤ変換結果のデジタ
ル信号値として前記出力端子に出力させるアップダウン
カウンタと、前記アップダウンカウンタからのデジタル
値出力に外部からのアナログ信号とは別に入力される不
感帯域を考慮の上定められた第１のオフセット値を加算
した値を出力する第１の加算器と、前記第１の加算器か
らのデジタル値出力をアナログ値に変換し前記第１の基
準電圧として前記第１の電圧比較器に供給する第１のＤ
Ａ変換器と、前記アップダウンカウンタからのデジタル
値出力に外部からのアナログ信号とは別に入力される不
感帯域を考慮の上定められた第２のオフセット値を加算
した値を出力する第２の加算器と、前記第２の加算器か
らのデジタル値出力をアナログ値に変換し前記第２の基
準電圧として前記第２の電圧比較器に供給する第２のＤ
Ａ変換器とを有していることを特徴とするＡＤ変換装置
としている。

【００１０】請求項３の発明においては、前記第１のオ
フセット値および第２のオフセット値の少なくも一方を
可変としたことを特徴とする請求項２記載のＡＤ変換装
置としている。

【００１１】

【作用】上記構成により、請求項１の発明においては、
外部から入力されたアナログ信号と、外部へ出力するデ
ジタル値をＤＡ変換したアナログ値と比較する比較器
が、両者の差の比較の出力に際して不感帯を有してい
る。請求項２の発明においては、第１及び第２の電圧比
較器が外部から入力されたアナログ信号電圧を各々第１
及び第２の基準電圧と比較する。クロック信号発生器は
クロック信号を発生する。アップダウンカウンタはクロ
ックに応じて動作し、更に第１及び第２の電圧比較器の
出力により、あらかじめ定められた論理手順にのっとり
カウントが制御され、このことにより外部から入力され
たアナログ信号値をＡＤ変換結果の信号値として外部に
出力させる。第１の加算器は、アップダウンカウンタか
らのデジタル値出力に外部からのアナログ信号とは別に
入力される不感帯域を考慮の上定められた第１のオフセ
ット値を加算して出力する。第２の加算器は、アップダ
ウンカウンタからのデジタル値出力に外部からのアナロ
グ信号とは別に入力される不感帯域を考慮の上定められ
た第２のオフセット値を加算して出力する。第１のＤＡ
変換器は、第１の加算器からのデジタル値出力をアナロ
グ値に変換した上で、これを第１の基準電圧として第１
の電圧比較器に供給する。第２のＤＡ変換器は、第２の
加算器からのデジタル値出力をアナログ値に変換した上
で、これを第２の基準電圧として第２の電圧比較器に供
給する。

【００１２】請求項３の発明においては、第１のオフセ
ット値と第２のオフセット値の少なくとも一方が可変と
されている。

【００１３】

【実施例】（第１実施例）以下、請求項１及び２の発明
にかかわるＡＤ変換装置を実施例に基づいて図面を参照
しつつ説明する。図１は、本発明に係るＡＤ変換装置の
一実施例のブロック図である。本図において、１はＡＤ
変換するアナログ信号を入力する入力端子であり、２は
入力端子１に入力されたアナログ信号を非反転入力とし
かつ後述する第１のＤＡ変換器９からの出力電圧を反転
入力とする第１の電圧比較器であり、３は入力端子１に
入力されたアナログ信号を反転入力としかつ後述する第
２のＤＡ変換器１２からの出力電圧を非反転入力とする
第２の電圧比較器であり、５はクロック信号発生器４を
クロック信号源としかつ第１及び第２電圧比較器２、３
によりカウントアップ、カウントダウン、カウント停止
を制御されるアップダウンカウンタであり、６はアップ
ダウンカウンタ５のデジタル出力値を入力端子１に入力
されたアナログ信号のＡＤ変換結果として出力する出力
端子であり、７は所定の不感帯域をえるため定められた
第１のオフセット値を外部からのアナログ信号とは別に
入力する入力端子であり、８はアップダウンカウンタ５
のデジタル出力値に第１オフセット値の入力端子７へ入
力された第１のオフセット値を加算し出力する第１の加
算器であり、９は加算器８からのデジタル出力値をアナ
ログ電圧値に変換し第１の電圧比較器２の基準電圧とし
て反転入力に供給する第１のＤＡ変換器であり、１０は
所定の不感帯域を得るため定められた第２のオフセット
値を外部からのアナログ信号とは別に入力する入力端子
であり、１１はアップダウンカウンタ５のデジタル出力
値に第２オフセット値の入力端子１０へ入力された第２
のオフセット値を加算し出力する第２の加算器であり、
１２は加算器１１からのデジタル出力値をアナログ電圧
値に変換し第２の電圧比較器３の基準電圧として非反転
入力に供給する第２のＤＡ変換器である。なお、入力端
子１、電圧比較器２、３、クロック信号発生器４、アッ
プダウンカウンタ５、および出力端子６は前述の従来技
術に係るＡＤ変換装置と同じものであり、このためそれ
らの構成機能発揮のための作用等の説明は省略する。

【００１４】次に、図２は、このＡＤ変換装置の動作波
形を示したものである。本図において、２１は入力端子
１に入力されたアナログ信号の電圧波形であり、２５、
２６はそれぞれ第１及び第２のＤＡ変換器９、１２の出
力電圧波形であり、２７はクロック信号発生器４の出力
電圧波形であり、２３、２４はそれぞれ第１及び第２の
電圧比較器２、３の出力論理レベルを正論理で表したも
のである。なお、２２は第１及び第２のオフセット値の
入力端子７、１０にオフセット値として０を与えた場合
の第１及び第２のＤＡ変換器９、１２の出力電圧波形
（出力端子６に出力されるＡＤ変換結果のデジタル出力
値をそのまま第１及び第２のＤＡ変換器９、１２へ入力
した場合のアナログ出力電圧波形）である。即ち、図２
に示す電圧Ｖ_T1は第１のオフセット値の入力端子７に与
えられた第１のオフセット値によるオフセット電圧であ
り、電圧Ｖ_T2は第２のオフセット値の入力端子１０に与
えられた第２のオフセット値によるオフセット電圧であ
る。図では、第１のオフセット値は正の値、第２のオフ
セット値は負の値としている。

【００１５】以上のように構成されたＡＤ変換装置につ
いて、以下その動作を説明する。図２の波形２１に示す
アナログ信号が入力端子１へ入力されると、これが電圧
比較器２の非反転入力、電圧比較器３の反転入力とな
る。また、アップダウンカウンタ５のデジタル出力値に
は第１および第２のオフセット値が加算され、それぞれ
第１及び第２のＤＡ変換器９、１２で図２に示すアナロ
グ電圧波形２５、２６に変換された後、電圧比較器２、
３に帰還される。

【００１６】ここで、図２の期間Ｔ₁、Ｔ₂、Ｔ₃に示
すとおり、入力されたアナログ信号の電圧が第１のＤＡ
変換器９の出力電圧より高くなると、図２の波形２３の
とおり電圧比較器２は、論理レベル”１”を出力する。
これによって、アップダウンカウンタ５は次のクロック
周期でアップカウントされ、その結果第１及び第２のＤ
Ａ変換器９、１２の出力電圧はアップカウントされただ
け上昇する。また、逆に、図２の期間Ｔ4 、Ｔ5 、Ｔ6
に示すとおり、入力されたアナログ信号の電圧がＤＡ変
換器１２の出力電圧より低くなると、図２の波形２４の
とおり電圧比較器３は、論理レベル”１”を出力する。
これによって、アップダウンカウンタ５は次のクロック
周期でダウンカウントされ、その結果第１及び第２のＤ
Ａ変換器９、１２の出力電圧はダウンカウントされただ
け降下する。

【００１７】上記したアップダウンカウンタ５のアップ
カウントあるいはダウンカウントによって、図２の期間
Ｔ_Aに示すとおり、入力されたアナログ電圧が第１のＤ
Ａ変換器９の出力電圧より低くかつ第２のＤＡ変換器１
２の出力電圧より高い範囲すなわち第１及び第２の電圧
比較器２、３の不感帯に入った場合は、第１及び第２の
電圧比較器２、３が双方とも論理レベル”０”を出力す
る。これによって、アップダウンカウンタ５は、カウン
ト停止の動作状態となり、出力端子６に現れるＡＤ変換
結果のデジタル値は変動しなくなる。

【００１８】すなわち、第１の加算器８のデジタル出力
値が第２の加算器１１のデジタル出力値よりも１以上大
きくなるように、入力端子７、１０に入力するオフセッ
ト値を設定しておけば、入力されたアナログ信号の電圧
が一定の場合に、出力端子６に現れるＡＤ変換結果のデ
ジタル値のクロック周期での変動が解消される。加え
て、この不感帯を設定する第１および第２のオフセット
値はデジタル値であるため、これによるオフセット電圧
Ｖ_T1、Ｖ_T2は温度変化に対し安定であり、また、経時変
化もしにくい。

【００１９】なお、このオフセット電圧Ｖ_T1、Ｖ_T2は、
図２の関係に限るものでなく、ＡＤ変換の精度劣化を防
ぐために、この不感帯幅をむやみに広げない限り、上記
の条件さえ満足するものであればなんでもよい。（第２実施例）以下、請求項３の発明を実施例に基づい
て説明する。

【００２０】本実施例の基本的構成は先の第１実施例に
類似しているため、その図を、すなわち図１を流用して
説明する。本実施例においては、図１の第１及び第２の
オフセット値の入力端子７、１０に与える第１および第
２のオフセット値を可変としている。なお、これは、ハ
ード的には第１及び第２のオフセット値用入力端子７、
１０に、ＤＩＰスイッチ、ロータリースイッチ、あるい
はＣＰＵの出力ポートを使用若しくは接続することによ
り容易に実現可能である。

【００２１】本実施例においては、前述の第１実施例で
説明した効果を奏するのは勿論であるが、それに加えて
入力されたアナログ信号に雑音が加わっていた場合に、
この除去が可能である。すなわち、第１及び第２のオフ
セット値を図１の入力端子１に入力されたアナログ信号
の雑音のピーク電圧よりも不感帯の範囲が大きくなるよ
うに設定すれば、雑音によって第１及び第２の電圧比較
器２、３から論理レベル”１”の信号が出力されるとい
うことがなくなる。したがって、入力された雑音ではア
ップダウンカウンタ５が動作せず、出力端子６には雑音
が除去されたＡＤ変換結果のデジタル値が出力される。
また、第１および第２のオフセット値を相対的に増減す
ることにより、出力端子６に出力されるＡＤ変換結果に
任意のオフセットを与えることも可能となる。

【００２２】以上本発明を実施例にもとづき説明してき
たが、本発明はなにも以上の実施例に限定されないのは
勿論である。すなわち例えば、請求項２の発明の実施
例において、雑音の性質によっては入力端子側にコンデ
ンサーを付加することにより請求項３の発明の効果を得
てもよい。請求項３の発明の実施例においてはオフセット値の両
方を可変としているが、これは雑音の性質によっては一
方のみとしてもよい。

【００２３】同じく、可変とは変更可能という意味で
あり、その内容の如何、アナログ式、デジタル式、段数
に制限がある等を問わない。

【００２４】

【発明の効果】以上説明したように、請求項１、２及び
３の発明においては追従比較型のＡＤ変換装置におい
て、入力されたアナログ信号と、出力するＡＤ変換結果
のデジタル値をＤＡ変換したアナログ値とを比較する比
較器にヒステリシス特性を付加するため、入力されたア
ナログ信号の電圧が一定の場合でも出力端子に現れるＡ
Ｄ変換結果のデジタル値がクロック周期で変動するとい
う問題点が解消される。このため、後段のヒステリシス
特性付与あるいは平均化を実現する論理回路が不必要に
なる。

【００２５】請求項２の発明においては、比較器の不感
帯を設定するオフセット値をデジタル値で与えるため、
温度変化、経時変化に対して極めて安定なヒステリシス
特性をえられる。請求項３の発明においては、雑音が加
わったアナログ信号をＡＤ変換する際に、この雑音の除
去が可能となる。

【図面の簡単な説明】

【図１】請求項１及び２の発明に係るＡＤ変換装置の一
実施例のブロック図である。

【図２】上記実施例の動作波形図である。

【図３】従来技術に係るＡＤ変換装置のブロック図であ
る。

【図４】上記従来技術に係るＡＤ変換装置の動作波形図
である。

【図５】上記従来技術に係るＡＤ変換装置におけるアッ
プダウンカウンタの論理動作図である。

【符号の説明】

１入力端子２第１の電圧比較器３第２の電圧比較器４クロック信号発生器５アップダウンカウンタ６出力端子７第１のオフセット値の入力端子８第１の加算器９第１のＤＡ変換器１０第２のオフセット値の入力端子１１第２の加算器１２第２のＤＡ変換器２１入力端子１に入力されたアナログ信号の電圧波
形２２オフセット値が０の場合のＤＡ変換器９、１２
の出力電圧波形２３電圧比較器２の出力論理レベル２４電圧比較器３の出力論理レベル２５ＤＡ変換器９の出力電圧波形２６ＤＡ変換器１２の出力電圧波形２７クロック信号発生器４の出力電圧波形Ｖ_T1 第１のオフセット電圧相当値Ｖ_T2 第２のオフセット電圧相当値１０１入力端子１０２第１の電圧比較器１０３第２の電圧比較器１０４クロック信号発生器１０５アップダウンカウンタ１０６出力端子１０７ＤＡ変換器２０１入力端子１０１に入力されたアナログ信号の電
圧波形２０２ＤＡ変換器１０７の出力電圧波形２０３電圧比較器１０２の出力論理レベル２０４電圧比較器１０３の出力論理レベル２０７クロック信号発生器１０４の出力電圧波形

───────────────────────────────────────────────────── フロントページの続き (72)発明者竜田明浩大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者長石康男大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】外部から入力されたアナログ信号と、外
部へ出力するデジタル値をＤＡ変換したアナログ値とを
比較器にて比較し、両者の差が最小になるよう動作する
ＡＤ変換装置において、前記比較器が前記両者の差の比較の出力に際して不感帯
を有していることを特徴とするＡＤ変換装置。
【請求項２】外部からのアナログ信号の入力端子と、ＡＤ変換結果のデジタル信号の外部への出力端子と、前記入力端子から入力されたアナログ信号の電圧を第１
および第２の基準電圧とそれぞれ比較する第１および第
２の電圧比較器と、クロック信号を発生するクロック信号発生器と、前記クロック信号発生器からのクロック信号に応じて動
作しかつ前記第１および第２の電圧比較器からの入力に
より所定の論理手順でカウントが制御されることによ
り、最終的には外部から入力されたアナログ信号値をＡ
Ｄ変換結果のデジタル信号値として前記出力端子に出力
させるアップダウンカウンタと、前記アップダウンカウンタからのデジタル値出力に外部
からのアナログ信号とは別に入力される不感帯域を考慮
の上定められた第１のオフセット値を加算した値を出力
する第１の加算器と、前記第１の加算器からのデジタル値出力をアナログ値に
変換し前記第１の基準電圧として前記第１の電圧比較器
に供給する第１のＤＡ変換器と、前記アップダウンカウンタからのデジタル値出力に外部
からのアナログ信号とは別に入力される不感帯域を考慮
の上定められた第２のオフセット値を加算した値を出力
する第２の加算器と、前記第２の加算器からのデジタル値出力をアナログ値に
変換し前記第２の基準電圧として前記第２の電圧比較器
に供給する第２のＤＡ変換器とを有していることを特徴
とするＡＤ変換装置。
【請求項３】前記第１のオフセット値および第２のオ
フセット値の少なくも一方を可変としたことを特徴とす
る請求項２記載のＡＤ変換装置。