JPH052883A - 基板バイアス発生回路 - Google Patents
基板バイアス発生回路Info
- Publication number
- JPH052883A JPH052883A JP3153651A JP15365191A JPH052883A JP H052883 A JPH052883 A JP H052883A JP 3153651 A JP3153651 A JP 3153651A JP 15365191 A JP15365191 A JP 15365191A JP H052883 A JPH052883 A JP H052883A
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- JP
- Japan
- Prior art keywords
- circuit
- substrate bias
- potential
- operation mode
- frequency
- Prior art date
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【構成】周波数が異なる複数の発振回路１，２を備え
る。発振回路１，２の出力を切替えるスイッチ素子Ｓ
１，Ｓ２からなるスイッチ回路を備える。動作モードを
判定しスイッチ回路の切替信号を出力する動作モード判
定回路３を備える。 【効果】半導体記憶装置の特性試験時における最適な基
板バイアスを自由に設定できるので試験を高効率で実施
できる。
る。発振回路１，２の出力を切替えるスイッチ素子Ｓ
１，Ｓ２からなるスイッチ回路を備える。動作モードを
判定しスイッチ回路の切替信号を出力する動作モード判
定回路３を備える。 【効果】半導体記憶装置の特性試験時における最適な基
板バイアスを自由に設定できるので試験を高効率で実施
できる。
Description
【０００１】
【産業上の利用分野】本発明は基板バイアス発生回路に
関し、特に半導体記憶装置に内蔵される基板バイアス発
生回路に関する。
関し、特に半導体記憶装置に内蔵される基板バイアス発
生回路に関する。
【０００２】
【従来の技術】基板バイアス発生回路は、半導体記憶装
置の構成素子がＮチャンネルＭＯＳトランジスタである
場合は、基板バイアスＶＳとして接地電位である基準電
位Ｇよりも低い電位を与えるための回路である。
置の構成素子がＮチャンネルＭＯＳトランジスタである
場合は、基板バイアスＶＳとして接地電位である基準電
位Ｇよりも低い電位を与えるための回路である。
【０００３】従来のこの種の基板バイアス発生回路は、
図３に示すように、基板バイアスを発生するための高周
波（パルス）源である発振回路１と、発振回路１の出力
を結合するチャージポンプ用のキャパシタＣ１と、縦続
接続されたＮチャンネルＭＯＳトランジスタであるトラ
ンジスタＮ１，Ｎ２とを備えて構成されていた。トラン
ジスタＮ１のソースは基準電位Ｇに接続され、ゲートと
ドレンインは共通接続され、さらにキャパシタＣ１とト
ランジスタＮ２のソースに接続されて節点Ａを構成して
いる。トランジスタＮ２のゲートとドレンインは共通接
続され、基板バイアス出力端子ＴＶＳに接続されてい
る。
図３に示すように、基板バイアスを発生するための高周
波（パルス）源である発振回路１と、発振回路１の出力
を結合するチャージポンプ用のキャパシタＣ１と、縦続
接続されたＮチャンネルＭＯＳトランジスタであるトラ
ンジスタＮ１，Ｎ２とを備えて構成されていた。トラン
ジスタＮ１のソースは基準電位Ｇに接続され、ゲートと
ドレンインは共通接続され、さらにキャパシタＣ１とト
ランジスタＮ２のソースに接続されて節点Ａを構成して
いる。トランジスタＮ２のゲートとドレンインは共通接
続され、基板バイアス出力端子ＴＶＳに接続されてい
る。
【０００４】次に、従来の基板バイアス発生回路の動作
について説明する。
について説明する。
【０００５】発振回路１で発生した高周波電力、すなわ
ち、パルスはキャパシタＣ１を介して節点Ａに伝達され
節点Ａの電位を上昇させる。節点Ａの電位が基準電位Ｇ
よりも高い場合は、トランジスタＮ１が導通状態となり
基準電位Ｇに達するまで電流が流れ、節点Ａの電位を基
準電位Ｇにする。逆に、節点Ａの電位が基準電位Ｇより
も低い場合は、トランジスタＮ１が遮断状態となり節点
Ａの電位が保持される。
ち、パルスはキャパシタＣ１を介して節点Ａに伝達され
節点Ａの電位を上昇させる。節点Ａの電位が基準電位Ｇ
よりも高い場合は、トランジスタＮ１が導通状態となり
基準電位Ｇに達するまで電流が流れ、節点Ａの電位を基
準電位Ｇにする。逆に、節点Ａの電位が基準電位Ｇより
も低い場合は、トランジスタＮ１が遮断状態となり節点
Ａの電位が保持される。
【０００６】次に、基板バイアス出力端子ＴＶＳの出力
である基板バイアスＶＳの電位が節点Ａよりも高い場合
は、トランジスタＮ２が導通状態となり節点Ａの電位に
達するまで電流が流れ、基板バイアスＶＳの電位を節点
Ａの電位にする。逆に、基板バイアスＶＳの電位が節点
Ａよりも低い場合は、トランジスタＮ２が遮断状態とな
り基板バイアスＶＳの電位をそのまま保持する。以上の
動作により、基板バイアスＶＳの電位は基準電位である
接地電位Ｇに対し負電位に保持され、また、基板バイア
スＶＳの電位は、発振周波数により設定されるというも
のであった。
である基板バイアスＶＳの電位が節点Ａよりも高い場合
は、トランジスタＮ２が導通状態となり節点Ａの電位に
達するまで電流が流れ、基板バイアスＶＳの電位を節点
Ａの電位にする。逆に、基板バイアスＶＳの電位が節点
Ａよりも低い場合は、トランジスタＮ２が遮断状態とな
り基板バイアスＶＳの電位をそのまま保持する。以上の
動作により、基板バイアスＶＳの電位は基準電位である
接地電位Ｇに対し負電位に保持され、また、基板バイア
スＶＳの電位は、発振周波数により設定されるというも
のであった。
【０００７】
【発明が解決しようとする課題】上述した従来の基板バ
イアス発生回路は、１つの半導体記憶装置に１つしか備
うえられておらず、発振周波数が固定されていたため、
一定の基板バイアス電位しか与えられないので、半導体
記憶装置の高集積度化に見合った高効率の特性試験のた
めに最適な基板バイアス電位に設定できないという問題
点があった。
イアス発生回路は、１つの半導体記憶装置に１つしか備
うえられておらず、発振周波数が固定されていたため、
一定の基板バイアス電位しか与えられないので、半導体
記憶装置の高集積度化に見合った高効率の特性試験のた
めに最適な基板バイアス電位に設定できないという問題
点があった。
【０００８】
【課題を解決するための手段】本発明の基板バイアス発
生回路は、第一の周波数の高周波源である第一の発振回
路と、第二の周波数の高周波源である第二の発振回路
と、前記第一および第二の発振回路の出力を切替えるス
イッチ回路と、予め定めた様式の信号により動作様態を
判定し前記スイッチ回路の切替信号を出力する動作モー
ド判定回路とを備えて構成されている。
生回路は、第一の周波数の高周波源である第一の発振回
路と、第二の周波数の高周波源である第二の発振回路
と、前記第一および第二の発振回路の出力を切替えるス
イッチ回路と、予め定めた様式の信号により動作様態を
判定し前記スイッチ回路の切替信号を出力する動作モー
ド判定回路とを備えて構成されている。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の基板バイアス発生回路の一
実施例を示す回路図である。
実施例を示す回路図である。
【００１１】本実施例の基板バイアス発生回路は、図１
に示すように、異なる周波数の高周波（パルス）源であ
る発振回路１，２と、半導体記憶装置の動作モードを判
定する動作モード判定回路３と、動作モード判定回路３
の出力φにより接断するスイッチ素子Ｓ１，Ｓ２と、発
振回路１，２のそれぞれの出力を結合するチャージポン
プ用のキャパシタＣ１，Ｃ２と、インバータＩ１と、従
来例と同様の縦続接続されたＮチャンネルＭＯＳトラン
ジスタであるトランジスタＮ１，Ｎ２とを備えて構成さ
れている。
に示すように、異なる周波数の高周波（パルス）源であ
る発振回路１，２と、半導体記憶装置の動作モードを判
定する動作モード判定回路３と、動作モード判定回路３
の出力φにより接断するスイッチ素子Ｓ１，Ｓ２と、発
振回路１，２のそれぞれの出力を結合するチャージポン
プ用のキャパシタＣ１，Ｃ２と、インバータＩ１と、従
来例と同様の縦続接続されたＮチャンネルＭＯＳトラン
ジスタであるトランジスタＮ１，Ｎ２とを備えて構成さ
れている。
【００１２】以上のうち、発振回路２と、動作モード判
定回路３と、キャパシタＣ２と、インバータＩ１と、ス
イッチ素子Ｓ１，Ｓ２以外の部分は、前述の従来の技術
の例で示したものと共通部分であり、説明が重複しない
ように本発明に直接間連するもの以外は省略する。
定回路３と、キャパシタＣ２と、インバータＩ１と、ス
イッチ素子Ｓ１，Ｓ２以外の部分は、前述の従来の技術
の例で示したものと共通部分であり、説明が重複しない
ように本発明に直接間連するもの以外は省略する。
【００１３】動作モード判定回路３には、半導体記憶装
置の動作用のクロックであるＲＡＳ（ローアドレススト
ローブ），ＣＡＳ（コラムアドレスストローブ），ＷＥ
と、アドレスＡｉが印加されている。
置の動作用のクロックであるＲＡＳ（ローアドレススト
ローブ），ＣＡＳ（コラムアドレスストローブ），ＷＥ
と、アドレスＡｉが印加されている。
【００１４】スイッチ素子Ｓ１，Ｓ２は、動作モード判
定回路３の出力φが″Ｌ″レベルのときオン、″Ｈ″レ
ベルのときオフである。
定回路３の出力φが″Ｌ″レベルのときオン、″Ｈ″レ
ベルのときオフである。
【００１５】次に、本実施例の動作について説明する。
【００１６】図２は、本実施例の動作の一例を示すタイ
ムチャートである。
ムチャートである。
【００１７】通常時には、図２（Ａ）のように、動作モ
ード判定回路３の出力φを″Ｌ″レベルにすることによ
り、スイッチ素子Ｓ１をオンとし、インバータＩ１によ
りφを反転して″Ｈ″レベルとすることによりスイッチ
素子Ｓ２をオフとすることにより発振回路１を選択して
パルスを節点Ａに供給する。したがって、前述の従来例
の場合と同一の動作を行ない、基板バイアスＶＳの電位
も従来例と同一である。
ード判定回路３の出力φを″Ｌ″レベルにすることによ
り、スイッチ素子Ｓ１をオンとし、インバータＩ１によ
りφを反転して″Ｈ″レベルとすることによりスイッチ
素子Ｓ２をオフとすることにより発振回路１を選択して
パルスを節点Ａに供給する。したがって、前述の従来例
の場合と同一の動作を行ない、基板バイアスＶＳの電位
も従来例と同一である。
【００１８】次に、試験時には、図２（Ｂ）のように、
クロックのＣＡＳがＲＡＳより先の書込みモードである
ライトＣＢＲに加えて、アドレスＡｉに重畳して試験モ
ードを指示するスーパーボルテージＳを印加することに
より、半導体記憶装置はテストモードとなる。動作モー
ド判定回路３は、これを検出し、試験中の読出書込サイ
クルにおいて出力φを″Ｈ″レベルとする。この結果、
通常時とは逆に、スイッチ素子Ｓ１をオフとしスイッチ
素子Ｓ２をオンとすることにより発振回路２を選択して
パルスを節点Ａに供給する。したがって、基板バイアス
ＶＳの電位は、発振回路２の周波数により設定されるこ
とになる。
クロックのＣＡＳがＲＡＳより先の書込みモードである
ライトＣＢＲに加えて、アドレスＡｉに重畳して試験モ
ードを指示するスーパーボルテージＳを印加することに
より、半導体記憶装置はテストモードとなる。動作モー
ド判定回路３は、これを検出し、試験中の読出書込サイ
クルにおいて出力φを″Ｈ″レベルとする。この結果、
通常時とは逆に、スイッチ素子Ｓ１をオフとしスイッチ
素子Ｓ２をオンとすることにより発振回路２を選択して
パルスを節点Ａに供給する。したがって、基板バイアス
ＶＳの電位は、発振回路２の周波数により設定されるこ
とになる。
【００１９】半導体記憶装置の試験においては、メモリ
素子の良否を判定するためのテストパターンにしたがっ
た試験信号を印加する。このとき、基板バイアスＶＳの
電位が低い方がメモリ素子のしきい値電圧を低く設定で
きるので、良否の判定が容易になる。
素子の良否を判定するためのテストパターンにしたがっ
た試験信号を印加する。このとき、基板バイアスＶＳの
電位が低い方がメモリ素子のしきい値電圧を低く設定で
きるので、良否の判定が容易になる。
【００２０】ここで、発振回路２の周波数を発振回路１
の周波数より低く設定してあれば、テストモードにおけ
る基板バイアスＶＳは、通常時よりも浅く設定されるこ
とになり、メモリ素子のしきい値電圧を低くして高効率
の試験が可能となる。
の周波数より低く設定してあれば、テストモードにおけ
る基板バイアスＶＳは、通常時よりも浅く設定されるこ
とになり、メモリ素子のしきい値電圧を低くして高効率
の試験が可能となる。
【００２１】
【発明の効果】以上説明したように、本発明の基板バイ
アス発生回路は、周波数が異なる複数の発振回路とこれ
を切替えるスイッチ回路と動作モードを判定しスイッチ
回路の切替信号を出力する動作モード判定回路とを備え
ることにより、半導体記憶装置の特性試験時における最
適な基板バイアスを自由に設定できるので、試験を高効
率で実施できるという効果を有している。
アス発生回路は、周波数が異なる複数の発振回路とこれ
を切替えるスイッチ回路と動作モードを判定しスイッチ
回路の切替信号を出力する動作モード判定回路とを備え
ることにより、半導体記憶装置の特性試験時における最
適な基板バイアスを自由に設定できるので、試験を高効
率で実施できるという効果を有している。
【図１】本発明の基板バイアス発生回路の一実施例を示
す回路図である。
す回路図である。
【図２】本実施例の基板バイアス発生回路における動作
の一例を示すタイムチャートである。
の一例を示すタイムチャートである。
【図３】従来の基板バイアス発生回路の一例を示す回路
図である。
図である。
１，２ 発振回路
３ 動作モード判定回路
Ｃ１，Ｃ２ キャパシタ
Ｉ１ インバータ
Ｓ１，Ｓ２ スイッチ素子
Claims (3)
- 【請求項１】 第一の周波数の高周波源である第一の発
振回路と、第二の周波数の高周波源である第二の発振回
路と、前記第一および第二の発振回路の出力を切替える
スイッチ回路と、予め定めた様式の信号により動作様態
を判定し前記スイッチ回路の切替信号を出力する動作モ
ード判定回路とを備えることを特徴とする基板バイアス
発生回路。 - 【請求項２】 前記動作モード判定回路はアドレスと半
導体記憶装置の動作クロックであるローアドレスストロ
ーブとコラムアドレスストローブとを入力し、前記アド
レス入力に予め定めた様式の試験モード信号を重畳する
ことにより前記切替信号を出力することを特徴とする請
求項１記載の基板バイアス発生回路。 - 【請求項３】 前記スイッチ回路は前記第一および第二
の発振回路の出力にそれぞれ接続され低レベル切替信号
により接となり高レベル切替信号により断となる第一お
よび第二のスイッチ素子と、前記第一のスイッチ素子の
切替信号を反転して前記第二のスイッチ素子の切替信号
を生成するインバータ回路とを備えることを特徴とする
請求項１記載の基板バイアス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153651A JPH052883A (ja) | 1991-06-26 | 1991-06-26 | 基板バイアス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153651A JPH052883A (ja) | 1991-06-26 | 1991-06-26 | 基板バイアス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052883A true JPH052883A (ja) | 1993-01-08 |
Family
ID=15567203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153651A Pending JPH052883A (ja) | 1991-06-26 | 1991-06-26 | 基板バイアス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052883A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592423A (en) * | 1994-10-04 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit enabling external monitor and control of voltage generated in internal power supply circuit |
| US5815032A (en) * | 1996-02-06 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of preventing fluctuations of substrate potential |
| US7394708B1 (en) * | 2005-03-18 | 2008-07-01 | Xilinx, Inc. | Adjustable global tap voltage to improve memory cell yield |
-
1991
- 1991-06-26 JP JP3153651A patent/JPH052883A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592423A (en) * | 1994-10-04 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit enabling external monitor and control of voltage generated in internal power supply circuit |
| US5815032A (en) * | 1996-02-06 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of preventing fluctuations of substrate potential |
| US7394708B1 (en) * | 2005-03-18 | 2008-07-01 | Xilinx, Inc. | Adjustable global tap voltage to improve memory cell yield |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000307 |