JPH0798359A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0798359A JPH0798359A JP5243431A JP24343193A JPH0798359A JP H0798359 A JPH0798359 A JP H0798359A JP 5243431 A JP5243431 A JP 5243431A JP 24343193 A JP24343193 A JP 24343193A JP H0798359 A JPH0798359 A JP H0798359A
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- signal
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000012360 testing method Methods 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 101001130128 Arabidopsis thaliana Leucoanthocyanidin dioxygenase Proteins 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】マルチチップモジュール等の内部信号線や外部
信号線の相互間の短絡故障を発見する。 【構成】制御信号Ｄ１１〜Ｄ１ｎの各々に応答して内部
信号線Ｗ１１〜Ｗ１ｎの各々を接地するトランスァゲー
トＭ１１〜Ｍ１ｎと、制御信号Ｄ１１〜Ｄ１ｎの各々の
反転信号に応答してテスト出力端子ＴＴＯと前記内部信
号線Ｗ１１〜Ｗ１ｎの各々とを接続するトランスァゲー
トＭ２１〜Ｍ２ｎと、制御信号Ｄ１１〜Ｄ１ｎを発生す
るとともに通常動作と試験動作とを切替るデコーダ１５
とを備える。
信号線の相互間の短絡故障を発見する。 【構成】制御信号Ｄ１１〜Ｄ１ｎの各々に応答して内部
信号線Ｗ１１〜Ｗ１ｎの各々を接地するトランスァゲー
トＭ１１〜Ｍ１ｎと、制御信号Ｄ１１〜Ｄ１ｎの各々の
反転信号に応答してテスト出力端子ＴＴＯと前記内部信
号線Ｗ１１〜Ｗ１ｎの各々とを接続するトランスァゲー
トＭ２１〜Ｍ２ｎと、制御信号Ｄ１１〜Ｄ１ｎを発生す
るとともに通常動作と試験動作とを切替るデコーダ１５
とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
複数の半導体部品を含み信号線の試験機能を有するマル
チチップモジュールやプリント基板等の半導体装置に関
する。
複数の半導体部品を含み信号線の試験機能を有するマル
チチップモジュールやプリント基板等の半導体装置に関
する。
【０００２】
【従来の技術】複数のＬＳＩを１つの基板上に実装した
マルチチップモジュールは、電子機器の小型化高機能化
および高密度化の趨勢に対応して広く用いられるように
なってきている。
マルチチップモジュールは、電子機器の小型化高機能化
および高密度化の趨勢に対応して広く用いられるように
なってきている。
【０００３】この種のマルチチップモジュールでは、こ
れらＬＳＩ相互間を接続するため多数の内部信号線を用
いているが、外部端子と直接接続されている一部のもの
を除いては、信号線試験時におけるこれら内部信号線と
外部信号線との間および内部信号線相互間のショートの
検出、および、このショートによる障害時におけるショ
ート箇所の特定が困難であった。
れらＬＳＩ相互間を接続するため多数の内部信号線を用
いているが、外部端子と直接接続されている一部のもの
を除いては、信号線試験時におけるこれら内部信号線と
外部信号線との間および内部信号線相互間のショートの
検出、および、このショートによる障害時におけるショ
ート箇所の特定が困難であった。
【０００４】従来のこの種の半導体装置の一例をブロッ
クで示す図５を参照すると、この従来の半導体装置３
は、ＬＳＩ１１，１２，１３と、これらＬＳＩ１１，１
２，１３の入出力端子相互間を接続する内部信号線Ｗ３
１〜Ｗ３３と、端子Ｔ３１〜Ｔ３７の各々とＬＳＩ１１
〜１３の入出力端子とを接続する外部信号線Ｘ３１〜Ｘ
３７とを備える。
クで示す図５を参照すると、この従来の半導体装置３
は、ＬＳＩ１１，１２，１３と、これらＬＳＩ１１，１
２，１３の入出力端子相互間を接続する内部信号線Ｗ３
１〜Ｗ３３と、端子Ｔ３１〜Ｔ３７の各々とＬＳＩ１１
〜１３の入出力端子とを接続する外部信号線Ｘ３１〜Ｘ
３７とを備える。
【０００５】ここでＬＳＩ１１〜１３の各々の入出力端
子には、静電破壊に対する保護のため正負それぞれの電
源に対し逆極性に接続したダイオードを用いた周知の保
護回路を設けている。
子には、静電破壊に対する保護のため正負それぞれの電
源に対し逆極性に接続したダイオードを用いた周知の保
護回路を設けている。
【０００６】次に、図５を参照して、従来の半導体装置
のショートテストの動作について説明すると、まず、テ
スト対象端子として端子Ｔ３１を用い、残りの端子Ｔ３
２〜Ｔ３７を全部接地レベルにする。次に、端子Ｔ３１
に微小電流を供給する。端子Ｔ３１と接地間の電位を測
定することにより、この端子３１と他の端子Ｔ３２〜Ｔ
３７との間のショートを発見できる。すなわち、上記シ
ョートが存在する場合、端子Ｔ３１の電位は他の端子Ｔ
３２〜Ｔ３７の電位と同一、すなわち接地レベルとな
る。上記ショートが存在しない場合は、上記電流は上記
保護回路の負側すなわち接地側のダイオードの順方向電
流となり、上記ダイオードの順方向電圧降下分の電位を
生ずる。以上のテストを他の全ての端子Ｔ３２〜Ｔ３７
について実施することにより、外部信号線Ｘ３１〜Ｘ３
７のショートテストが完了する。
のショートテストの動作について説明すると、まず、テ
スト対象端子として端子Ｔ３１を用い、残りの端子Ｔ３
２〜Ｔ３７を全部接地レベルにする。次に、端子Ｔ３１
に微小電流を供給する。端子Ｔ３１と接地間の電位を測
定することにより、この端子３１と他の端子Ｔ３２〜Ｔ
３７との間のショートを発見できる。すなわち、上記シ
ョートが存在する場合、端子Ｔ３１の電位は他の端子Ｔ
３２〜Ｔ３７の電位と同一、すなわち接地レベルとな
る。上記ショートが存在しない場合は、上記電流は上記
保護回路の負側すなわち接地側のダイオードの順方向電
流となり、上記ダイオードの順方向電圧降下分の電位を
生ずる。以上のテストを他の全ての端子Ｔ３２〜Ｔ３７
について実施することにより、外部信号線Ｘ３１〜Ｘ３
７のショートテストが完了する。
【０００７】しかし、内部信号線Ｗ３１〜Ｗ３３関連の
ショートテストは不可能であり、これら内部信号線Ｗ３
１〜Ｗ３３相互間のショートの発見は困難である。
ショートテストは不可能であり、これら内部信号線Ｗ３
１〜Ｗ３３相互間のショートの発見は困難である。
【０００８】この問題点の改善するため、図６に示す第
２の従来の半導体装置３Ａは内部信号線Ｗ３１〜Ｗ３３
のテスト用のテスト端子ＴＴ３１〜ＴＴ３３をさらに備
える。
２の従来の半導体装置３Ａは内部信号線Ｗ３１〜Ｗ３３
のテスト用のテスト端子ＴＴ３１〜ＴＴ３３をさらに備
える。
【０００９】上述のように、外部の端子Ｔ３１〜Ｔ３７
関連のショートテスト終了後、テスト端子ＴＴ３１〜Ｔ
Ｔ３３により、同様にテストを実施することにより、内
部信号線Ｗ３１〜Ｗ３３のショートテストが完了する。
関連のショートテスト終了後、テスト端子ＴＴ３１〜Ｔ
Ｔ３３により、同様にテストを実施することにより、内
部信号線Ｗ３１〜Ｗ３３のショートテストが完了する。
【００１０】しかしながら、特に小型化高密度化を推進
したマルチチップモジュールでは、端子数の制限などに
より全ての内部信号線に対応するテスト端子を設けるこ
とが困難である。
したマルチチップモジュールでは、端子数の制限などに
より全ての内部信号線に対応するテスト端子を設けるこ
とが困難である。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
装置は、内部信号線相互間および外部信号線と内部信号
線相互間のショートを発見するためには、内部信号線を
含め全ての信号線を外部からアクセスできるように多数
のテスト端子を設ける必要があり、端子数が増大すると
いう欠点があった。
装置は、内部信号線相互間および外部信号線と内部信号
線相互間のショートを発見するためには、内部信号線を
含め全ての信号線を外部からアクセスできるように多数
のテスト端子を設ける必要があり、端子数が増大すると
いう欠点があった。
【００１２】また、全ての内部信号線対応の上記テスト
端子が設けらていない場合には、上記ショートの発見が
困難であり、テスト時間を増大させるという欠点があっ
た。
端子が設けらていない場合には、上記ショートの発見が
困難であり、テスト時間を増大させるという欠点があっ
た。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
外部端子を有する基板上に搭載した複数個の回路素子相
互間を接続するｎ（正の整数）本の内部信号線を含む半
導体装置において、ｎ個の第１の制御信号の各々に応答
して前記ｎ本の内部信号線の各々を接地するｎ個のスイ
ッチ素子を含む第１のスイッチ回路と、ｎ個の第２の制
御信号の各々に応答して前記外部端子と前記ｎ本の前記
内部信号線の各々とを接続するｎ個のスイッチ素子を含
む第２のスイッチ回路と、前記第１および第２の制御信
号を発生するとともに通常動作と試験動作とを切替る試
験制御手段とを備えて構成されている。
外部端子を有する基板上に搭載した複数個の回路素子相
互間を接続するｎ（正の整数）本の内部信号線を含む半
導体装置において、ｎ個の第１の制御信号の各々に応答
して前記ｎ本の内部信号線の各々を接地するｎ個のスイ
ッチ素子を含む第１のスイッチ回路と、ｎ個の第２の制
御信号の各々に応答して前記外部端子と前記ｎ本の前記
内部信号線の各々とを接続するｎ個のスイッチ素子を含
む第２のスイッチ回路と、前記第１および第２の制御信
号を発生するとともに通常動作と試験動作とを切替る試
験制御手段とを備えて構成されている。
【００１４】
【実施例】次に、本発明の第１の実子を含むロックで示
す図１を参照すると、この図に示す本実施例の半導体装
置１は、ＬＳＩ１１，１２と、これらＬＳＩ１１，１２
の入出力端子相互間を接続する内部信号線Ｗ１１〜Ｗ１
ｎと、ゲートのハイレベルに応答して内部信号線Ｗ１１
〜Ｗ１ｎの各々をそれぞれ接地レベルに接続するトラン
スファゲートＭ１１〜Ｍ１ｎと、ゲートのハイレベルに
応答して内部信号線Ｗ１１〜Ｗ１ｎの各々をそれぞれテ
スト出力用の端子ＴＴＯに接続するトランスファゲート
Ｍ２１〜Ｍ２ｎと、テスト制御信号ＴＣのレベルに応答
して通常動作およびテスト動作の切替を行うとともにテ
スト入力信号Ｔ１１〜Ｔ１３の符号に応答して出力信号
Ｄ１１〜Ｄ１ｎの各々のレベルを設定するデコーダ１５
と、テスト制御信号ＴＣとデコーダ１５の出力信号Ｄ１
１〜Ｄ１ｎの各々とをそれぞれ否定論理和演算するＮＯ
ＲゲートＧ１１〜Ｇ１ｎとを備える。
す図１を参照すると、この図に示す本実施例の半導体装
置１は、ＬＳＩ１１，１２と、これらＬＳＩ１１，１２
の入出力端子相互間を接続する内部信号線Ｗ１１〜Ｗ１
ｎと、ゲートのハイレベルに応答して内部信号線Ｗ１１
〜Ｗ１ｎの各々をそれぞれ接地レベルに接続するトラン
スファゲートＭ１１〜Ｍ１ｎと、ゲートのハイレベルに
応答して内部信号線Ｗ１１〜Ｗ１ｎの各々をそれぞれテ
スト出力用の端子ＴＴＯに接続するトランスファゲート
Ｍ２１〜Ｍ２ｎと、テスト制御信号ＴＣのレベルに応答
して通常動作およびテスト動作の切替を行うとともにテ
スト入力信号Ｔ１１〜Ｔ１３の符号に応答して出力信号
Ｄ１１〜Ｄ１ｎの各々のレベルを設定するデコーダ１５
と、テスト制御信号ＴＣとデコーダ１５の出力信号Ｄ１
１〜Ｄ１ｎの各々とをそれぞれ否定論理和演算するＮＯ
ＲゲートＧ１１〜Ｇ１ｎとを備える。
【００１５】トランスファゲートＭ１１〜Ｍ１ｎの各々
はトランジスタから成り、ソースが接地レベルに、ドレ
インがそれぞれ内部信号線Ｗ１１〜Ｗ１ｎの各々にゲー
トがそれぞれデコーダ１５の出力信号Ｄ１１〜Ｄ１ｎの
各々の信号線に接続されている。また、トランスファゲ
ートＭ２１〜Ｍ２ｎの各々はトランジスタから成り、ド
レインがテスト出力端子ＴＴＯに、ソースがそれぞれ内
部信号線Ｗ１１〜Ｗ１ｎの各々にゲートがそれぞれＮＯ
ＲゲートＧ１１〜Ｇ１ｎに接続されている。
はトランジスタから成り、ソースが接地レベルに、ドレ
インがそれぞれ内部信号線Ｗ１１〜Ｗ１ｎの各々にゲー
トがそれぞれデコーダ１５の出力信号Ｄ１１〜Ｄ１ｎの
各々の信号線に接続されている。また、トランスファゲ
ートＭ２１〜Ｍ２ｎの各々はトランジスタから成り、ド
レインがテスト出力端子ＴＴＯに、ソースがそれぞれ内
部信号線Ｗ１１〜Ｗ１ｎの各々にゲートがそれぞれＮＯ
ＲゲートＧ１１〜Ｇ１ｎに接続されている。
【００１６】次に、本実施例の動作のタイムチャートで
ある図２を併せて参照して動作について説明すると、ま
ず、通常動作時には、テスト制御用の端子ＴＴＣを経由
してハイレベルのテスト制御信号ＴＣが供給され、この
ハイレベルのテスト制御信号ＴＣの供給に応答してデコ
ーダ１５の出力信号Ｄ１１〜Ｄ１ｎの全部をロウレベル
にする。これによりトランスファゲートＭ１１〜Ｍ１ｎ
は全てオフ状態となる。同時にこのハイレベルのテスト
入力信号ＴＣの供給に応答してＮＯＲゲートＧ１１〜Ｇ
１ｎの出力信号は全てロウレベルとなり、トランスファ
ゲートＭ２１〜Ｍ２ｎも全てオフ状態となる。この結
果、トランスファゲートＭ１１〜Ｍ１ｎ，Ｍ２１〜Ｍ２
ｎの全てがオフ状態になり、したがって、半導体装置１
の通常動作に対し影響を与えない。
ある図２を併せて参照して動作について説明すると、ま
ず、通常動作時には、テスト制御用の端子ＴＴＣを経由
してハイレベルのテスト制御信号ＴＣが供給され、この
ハイレベルのテスト制御信号ＴＣの供給に応答してデコ
ーダ１５の出力信号Ｄ１１〜Ｄ１ｎの全部をロウレベル
にする。これによりトランスファゲートＭ１１〜Ｍ１ｎ
は全てオフ状態となる。同時にこのハイレベルのテスト
入力信号ＴＣの供給に応答してＮＯＲゲートＧ１１〜Ｇ
１ｎの出力信号は全てロウレベルとなり、トランスファ
ゲートＭ２１〜Ｍ２ｎも全てオフ状態となる。この結
果、トランスファゲートＭ１１〜Ｍ１ｎ，Ｍ２１〜Ｍ２
ｎの全てがオフ状態になり、したがって、半導体装置１
の通常動作に対し影響を与えない。
【００１７】次に、テスト動作時には、端子ＴＴＣを経
由してロウレベルのテスト制御信号ＴＣが供給され、こ
のロウレベルのテスト制御信号ＴＣの供給に応答してデ
コーダ１５は、テスト入力用の端子ＴＴ１１〜ＴＴ１３
から供給されるテスト信号Ｔ１１〜Ｔ１３の各々のレベ
ルの組合せから成る符号に応答して出力信号Ｄ１１〜Ｄ
１ｎの各々のレベルを設定する。
由してロウレベルのテスト制御信号ＴＣが供給され、こ
のロウレベルのテスト制御信号ＴＣの供給に応答してデ
コーダ１５は、テスト入力用の端子ＴＴ１１〜ＴＴ１３
から供給されるテスト信号Ｔ１１〜Ｔ１３の各々のレベ
ルの組合せから成る符号に応答して出力信号Ｄ１１〜Ｄ
１ｎの各々のレベルを設定する。
【００１８】まず、テスト信号Ｔ１１〜Ｔ１３のレベル
を全部ロウレベルに設定すると、これらロウレベルのテ
スト信号Ｔ１１〜Ｔ１３の供給に応答して出力信号Ｄ１
１〜Ｄ１ｎの全てがハイレベルになり、トランスファゲ
ートＭ１１〜Ｍ１ｎは全てオン状態となる。同時にこの
ロウレベルのテスト制御信号ＴＣとハイレベルの出力信
号Ｄ１１〜Ｄ１ｎとの供給に応答してＮＯＲゲートＧ１
１〜Ｇ１ｎの出力信号は全てロウレベルとなり、トラン
スファゲートＭ２１〜Ｍ２ｎは全てオフ状態となる。し
たがって、内部信号線Ｗ１１〜Ｗ１ｎは全て接地レベル
となる。ここで、上述の従来の技術で説明したショート
テストを実施する。もし、外部接続用の端子Ｔ１１〜Ｔ
１ｎと内部信号線Ｗ１１〜Ｗ１ｎとの相互間にショート
が存在する場合には、テスト対象端子と接地との間の電
位が接地レベルとなることにより上記ショートが発見で
きる。
を全部ロウレベルに設定すると、これらロウレベルのテ
スト信号Ｔ１１〜Ｔ１３の供給に応答して出力信号Ｄ１
１〜Ｄ１ｎの全てがハイレベルになり、トランスファゲ
ートＭ１１〜Ｍ１ｎは全てオン状態となる。同時にこの
ロウレベルのテスト制御信号ＴＣとハイレベルの出力信
号Ｄ１１〜Ｄ１ｎとの供給に応答してＮＯＲゲートＧ１
１〜Ｇ１ｎの出力信号は全てロウレベルとなり、トラン
スファゲートＭ２１〜Ｍ２ｎは全てオフ状態となる。し
たがって、内部信号線Ｗ１１〜Ｗ１ｎは全て接地レベル
となる。ここで、上述の従来の技術で説明したショート
テストを実施する。もし、外部接続用の端子Ｔ１１〜Ｔ
１ｎと内部信号線Ｗ１１〜Ｗ１ｎとの相互間にショート
が存在する場合には、テスト対象端子と接地との間の電
位が接地レベルとなることにより上記ショートが発見で
きる。
【００１９】次に、テスト信号Ｔ１１〜Ｔ１３の各々を
ロウ，ロウ，ハイの各レベルに設定すると、デコーダ１
５の出、ＬＳＩ１１のレベルがロウレベル、出力信号Ｄ
１２〜Ｄ１ｎの各々のレベルはハイレベルとなる。この
ときトランスファゲートＭ１１，Ｍ２２〜Ｍ２ｎがオフ
状態、他のトランスファゲートＭ１２〜Ｍ１ｎ，Ｍ２１
がオン状態となる。したがって、内部信号線Ｗ１１はト
ランスファゲートＭ２１を経由してテスト出力用の端子
ＴＴＯと接続され、テスト出力信号ＴＯとして出力され
るとともに、他の内部信号線Ｗ１２〜Ｗ１ｎはそれぞれ
トランスファゲートＭ１２〜Ｍ１ｎを経由して接地され
る。ここで、上述のショートテストをテスト出力端子Ｔ
ＴＯについて実施する。内部信号線Ｗ１１と他の内部信
号線Ｗ１２〜Ｗ１ｎとの相互間にショートが存在する
と、端子ＴＴＯの電位が接地レベルとなる。ショートが
存在しない場合には、端子ＴＴＯの電位は、従来技術の
場合と同様に、ＬＳＩ１１，１２の保護回路のダイオー
ドによる電圧降下分の電位を示す。テスト入力信号Ｔ１
１，Ｔ１２，Ｔ１３の各々のレベルを順次変化させ、上
述のテストを内部信号線Ｗ１１〜Ｗ１ｎの全てについて
実施することにより、これら内部信号線Ｗ１１〜Ｗ１ｎ
相互間のショートの発見が可能となる。
ロウ，ロウ，ハイの各レベルに設定すると、デコーダ１
５の出、ＬＳＩ１１のレベルがロウレベル、出力信号Ｄ
１２〜Ｄ１ｎの各々のレベルはハイレベルとなる。この
ときトランスファゲートＭ１１，Ｍ２２〜Ｍ２ｎがオフ
状態、他のトランスファゲートＭ１２〜Ｍ１ｎ，Ｍ２１
がオン状態となる。したがって、内部信号線Ｗ１１はト
ランスファゲートＭ２１を経由してテスト出力用の端子
ＴＴＯと接続され、テスト出力信号ＴＯとして出力され
るとともに、他の内部信号線Ｗ１２〜Ｗ１ｎはそれぞれ
トランスファゲートＭ１２〜Ｍ１ｎを経由して接地され
る。ここで、上述のショートテストをテスト出力端子Ｔ
ＴＯについて実施する。内部信号線Ｗ１１と他の内部信
号線Ｗ１２〜Ｗ１ｎとの相互間にショートが存在する
と、端子ＴＴＯの電位が接地レベルとなる。ショートが
存在しない場合には、端子ＴＴＯの電位は、従来技術の
場合と同様に、ＬＳＩ１１，１２の保護回路のダイオー
ドによる電圧降下分の電位を示す。テスト入力信号Ｔ１
１，Ｔ１２，Ｔ１３の各々のレベルを順次変化させ、上
述のテストを内部信号線Ｗ１１〜Ｗ１ｎの全てについて
実施することにより、これら内部信号線Ｗ１１〜Ｗ１ｎ
相互間のショートの発見が可能となる。
【００２０】本発明の第２の実施例の半導体装置２をブ
ロックで示す図３を参照すると、本実施例の前述の第１
の実施例に対する相違点は、デコーダ１５の代りにテス
ト制御信号ＴＣのレベルに応答して通常動作およびテス
ト動作の切替を行うとともにシフトレジスタ１６にリセ
ット信号Ｒとプリセット信号Ｐとテストデータ信号Ｑを
供給するコントロールロジック１６と、テストデータ信
号Ｑの供給に応答して内部信号線Ｗ１１〜Ｗ１ｎに対す
るテスト信号Ｓ１〜ＳｎをクロックＣＫに同期して順次
供給するｎ段のレジスタから成るシフトレジスタ１７と
を備えることである。その他の構成要素は第１の実施例
と同一である。
ロックで示す図３を参照すると、本実施例の前述の第１
の実施例に対する相違点は、デコーダ１５の代りにテス
ト制御信号ＴＣのレベルに応答して通常動作およびテス
ト動作の切替を行うとともにシフトレジスタ１６にリセ
ット信号Ｒとプリセット信号Ｐとテストデータ信号Ｑを
供給するコントロールロジック１６と、テストデータ信
号Ｑの供給に応答して内部信号線Ｗ１１〜Ｗ１ｎに対す
るテスト信号Ｓ１〜ＳｎをクロックＣＫに同期して順次
供給するｎ段のレジスタから成るシフトレジスタ１７と
を備えることである。その他の構成要素は第１の実施例
と同一である。
【００２１】本実施例のタイムチャーＴ３３に図４を併
せて参照して動作を説明すると、まず、通常動作時は第
１の実施例と同様に、端子ＴＴＣを経由してハイレベル
のテスト制御信号ＴＣが供給され、このハイレベルのテ
スト制御信号ＴＣの供給に応答してコントロールロジッ
ク１６はリセット信号Ｒをロウレベルに、プリセット信
号Ｐをハイレベルにそれぞれ設定する。シフトレジスタ
１７はロウレベルのリセット信号Ｒの供給に応答して全
ての段のデータをロウレベルにリセットする。これによ
りシフトレジスタ１７から供給されるテスト信号Ｓ１〜
Ｓｎの全てがロウレベルとなり、トランスファゲートＭ
１１〜Ｍ１ｎ，Ｍ２１〜Ｍ２ｎの全てがオフ状態となる
ので、半導体装置２の通常動作に対し影響を与えない。
せて参照して動作を説明すると、まず、通常動作時は第
１の実施例と同様に、端子ＴＴＣを経由してハイレベル
のテスト制御信号ＴＣが供給され、このハイレベルのテ
スト制御信号ＴＣの供給に応答してコントロールロジッ
ク１６はリセット信号Ｒをロウレベルに、プリセット信
号Ｐをハイレベルにそれぞれ設定する。シフトレジスタ
１７はロウレベルのリセット信号Ｒの供給に応答して全
ての段のデータをロウレベルにリセットする。これによ
りシフトレジスタ１７から供給されるテスト信号Ｓ１〜
Ｓｎの全てがロウレベルとなり、トランスファゲートＭ
１１〜Ｍ１ｎ，Ｍ２１〜Ｍ２ｎの全てがオフ状態となる
ので、半導体装置２の通常動作に対し影響を与えない。
【００２２】次に、テスト動作時には、端子ＴＴＣを経
由してロウレベルのテスト制御信号ＴＣが供給され、こ
のロウレベルのテスト制御信号ＴＣの供給に応答してコ
ントロールロジック１６は、リセット信号Ｒをハイレベ
ルに、プリセット信号Ｐをクロック入力用の端子ＴＣＫ
から供給されるクロックＣＫの１クロックの期間ロウレ
ベルにそれぞれ設定する。このロウレべルのプリセット
信号の供給に応答してシフトレジスタ１７の全ての段の
データをハイレベルにプリセットする。これにより、テ
スト信号Ｓ１〜Ｓｎの全てがロウレベルとなり、トラン
スファゲートＭ１１〜Ｍ１ｎの全てがオン状態となる。
次に、ロウレベルのテスト制御信号ＴＣとハイレベルの
テスト信号Ｓ１〜Ｓｎとの供給に応答してＮＯＲゲート
Ｇ１１〜Ｇ１ｎの全てがロウレベルになり、したがっ
て、トランスファゲートＭ２１〜Ｍ２ｎの全てがオフ状
態となる。したがって、内部信号線Ｗ１１〜Ｗ１ｎは全
て接地レベルとなる。ここで、従来技術あるいは第１の
実施例と同様のショートテストを実施する。
由してロウレベルのテスト制御信号ＴＣが供給され、こ
のロウレベルのテスト制御信号ＴＣの供給に応答してコ
ントロールロジック１６は、リセット信号Ｒをハイレベ
ルに、プリセット信号Ｐをクロック入力用の端子ＴＣＫ
から供給されるクロックＣＫの１クロックの期間ロウレ
ベルにそれぞれ設定する。このロウレべルのプリセット
信号の供給に応答してシフトレジスタ１７の全ての段の
データをハイレベルにプリセットする。これにより、テ
スト信号Ｓ１〜Ｓｎの全てがロウレベルとなり、トラン
スファゲートＭ１１〜Ｍ１ｎの全てがオン状態となる。
次に、ロウレベルのテスト制御信号ＴＣとハイレベルの
テスト信号Ｓ１〜Ｓｎとの供給に応答してＮＯＲゲート
Ｇ１１〜Ｇ１ｎの全てがロウレベルになり、したがっ
て、トランスファゲートＭ２１〜Ｍ２ｎの全てがオフ状
態となる。したがって、内部信号線Ｗ１１〜Ｗ１ｎは全
て接地レベルとなる。ここで、従来技術あるいは第１の
実施例と同様のショートテストを実施する。
【００２３】次に、コントロールロジック１６により、
プリセット信号Ｐをハイレベルに、テストデータ信号Ｑ
をクロックＣＫの１クロックの期間ロウレベルにそれぞ
れ設定する。これにより、シフトレジスタ１７はクロッ
クＣＫに同期して、テストデータ信号Ｑを順次シフトす
る。まず、テスト信号Ｓ１がロウレベルに、他のテスト
信号Ｓ２〜Ｓｎがハイレベルになる。これにより、トラ
ンスファゲートＭ１１，Ｍ２２〜Ｍ２ｎがオフ状態、他
のトランスファゲートＭ１２〜Ｍ１ｎ，Ｍ２１がオン状
態となり、第１の実施例と同様に、内部信号線Ｗ１１は
トランスファゲートＭ２１を経由して端子ＴＴＯと接続
されるとともに、他の内部信号線Ｗ１２〜Ｗ１ｎはそれ
ぞれトランスファゲートＭ１２〜Ｍ２ｎを経由して接地
され、端子ＴＴＯについてショートテストを実施でき
る。
プリセット信号Ｐをハイレベルに、テストデータ信号Ｑ
をクロックＣＫの１クロックの期間ロウレベルにそれぞ
れ設定する。これにより、シフトレジスタ１７はクロッ
クＣＫに同期して、テストデータ信号Ｑを順次シフトす
る。まず、テスト信号Ｓ１がロウレベルに、他のテスト
信号Ｓ２〜Ｓｎがハイレベルになる。これにより、トラ
ンスファゲートＭ１１，Ｍ２２〜Ｍ２ｎがオフ状態、他
のトランスファゲートＭ１２〜Ｍ１ｎ，Ｍ２１がオン状
態となり、第１の実施例と同様に、内部信号線Ｗ１１は
トランスファゲートＭ２１を経由して端子ＴＴＯと接続
されるとともに、他の内部信号線Ｗ１２〜Ｗ１ｎはそれ
ぞれトランスファゲートＭ１２〜Ｍ２ｎを経由して接地
され、端子ＴＴＯについてショートテストを実施でき
る。
【００２４】次に、クロックＣＫに同期してテストデー
タ信号Ｑがシフトされ、テスト信号Ｓ２がロウレベル
に、他のテスト信号Ｓ１，Ｓ３〜Ｓｎがハイレベルにな
る。同様にして内部信号線Ｗ１２のテストを実施する。
以下同様にして、テスト信号Ｓ３以降が順次ロウレベル
に設定されることにおり、内部信号線Ｗ１３〜Ｗ１ｎの
テストを実施する。
タ信号Ｑがシフトされ、テスト信号Ｓ２がロウレベル
に、他のテスト信号Ｓ１，Ｓ３〜Ｓｎがハイレベルにな
る。同様にして内部信号線Ｗ１２のテストを実施する。
以下同様にして、テスト信号Ｓ３以降が順次ロウレベル
に設定されることにおり、内部信号線Ｗ１３〜Ｗ１ｎの
テストを実施する。
【００２５】本実施例は、テスト信号入力端子が不用と
なるという利点がある。
なるという利点がある。
【００２６】
【発明の効果】以上説明したように、本発明の半導体装
置は、第１の制御信号に応答して内部信号線の各々を接
地する第１のスイッチ回路と、第２の制御信号に応答し
て外部端子と内部信号線の各々とを接続する第２のスイ
ッチ回路と、上記第１および第２の制御信号を発生する
とともに通常動作と試験動作とを切替る試験制御手段と
を備えることにより、内部信号線相互間および外部信号
線と内部信号線相互間のショートを発見することが可能
となるとともに、このための上記内部信号線アクセスに
必要な端子数を削減できるという効果がある。
置は、第１の制御信号に応答して内部信号線の各々を接
地する第１のスイッチ回路と、第２の制御信号に応答し
て外部端子と内部信号線の各々とを接続する第２のスイ
ッチ回路と、上記第１および第２の制御信号を発生する
とともに通常動作と試験動作とを切替る試験制御手段と
を備えることにより、内部信号線相互間および外部信号
線と内部信号線相互間のショートを発見することが可能
となるとともに、このための上記内部信号線アクセスに
必要な端子数を削減できるという効果がある。
【００２７】また、テスト時間を短縮できるという効果
がある。
がある。
【図１】本発明の半導体装置の第１の実施例のブロック
図である。
図である。
【図２】本実施例の半導体装置における動作の一例を示
すタイムチャートである。
すタイムチャートである。
【図３】本発明の半導体装置の第２の実施例のブロック
図である。
図である。
【図４】本実施例の半導体装置における動作の一例を示
すタイムチャートである。
すタイムチャートである。
【図５】従来の半導体装置の第１の例のブロック図であ
る。
る。
【図６】従来の半導体装置の第２の例のブロック図であ
る。
る。
１，２，３，３Ａ 半導体装置 １１〜１３ ＬＳＩ １５ デコーダ １６ コントロールロジック １７ シフトレジスタ Ｇ１１〜Ｇ１ｎ ＮＯＲ回路 Ｍ１１〜Ｍ１ｎ，Ｍ２１〜Ｍ２ｎ トランスファゲー
ト Ｗ１１〜Ｗ１ｎ，Ｗ３１，Ｗ３２ 内部信号線 Ｘ３１〜Ｘ３７ 外部信号線 Ｔ１１〜Ｔ１ｎ，Ｔ３１〜Ｔ３７，ＴＴ１１〜ＴＴ１
ｎ，ＴＴ３１〜ＴＴ３３，ＴＣＫ，ＴＴＣ，ＴＴＯ
端子
ト Ｗ１１〜Ｗ１ｎ，Ｗ３１，Ｗ３２ 内部信号線 Ｘ３１〜Ｘ３７ 外部信号線 Ｔ１１〜Ｔ１ｎ，Ｔ３１〜Ｔ３７，ＴＴ１１〜ＴＴ１
ｎ，ＴＴ３１〜ＴＴ３３，ＴＣＫ，ＴＴＣ，ＴＴＯ
端子
Claims (4)
- 【請求項１】 外部端子を有する基板上に搭載した複数
個の回路素子相互間を接続するｎ（正の整数）本の内部
信号線を含む半導体装置において、 ｎ個の第１の制御信号の各々に応答して前記ｎ本の内部
信号線の各々を接地するｎ個のスイッチ素子を含む第１
のスイッチ回路と、 ｎ個の第２の制御信号の各々に応答して前記外部端子と
前記ｎ本の前記内部信号線の各々とを接続するｎ個のス
イッチ素子を含む第２のスイッチ回路と、 前記第１および第２の制御信号を発生するとともに通常
動作と試験動作とを切替る試験制御手段とを備えること
を特徴とする半導体装置。 - 【請求項２】 前記第１のスイッチ回路が前記ｎ個のス
イッチ素子として各々のドレインが前記ｎ個の内部信号
線の各々にゲートが前記第１の制御信号の各々にソース
が接地にそれぞれ接続されたｎ個のトランジスタを備
え、 前記第２のスイッチ回路が前記ｎ個のスイッチ素子とし
て各々のドレインがテスト出力端子にゲートが前記第２
の制御信号の各々にソースが前記ｎ個の内部信号線の各
々にそれぞれ接続されたｎ個のトランジスタを備えるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記試験制御手段が第１のレベルの動作
制御信号の供給に応答して前記第１および第２の制御信
号の全部を前記第１および第２のスイッチ回路を遮断状
態とする第３のレベルにそれぞれ設定し、第２のレベル
の動作制御信号と予め定めた符号から成るテスト入力信
号との供給に応答して前記符号対応の前記第１の制御信
号を前記第３のレベルに他の全部の前記第１の制御信号
を前記第１および第２のスイッチ回路を導通状態とする
第４のレベルに前記符号対応の前記第２の制御信号を前
記第４のレベルに他の全部の前記第２の制御信号を前記
第３のレベルにそれぞれ設定するデコーダを備えること
を特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記試験制御手段がクロックに同期した
リセット信号とプリセット信号とテストデータ信号とを
供給するロジック制御回路と、 各々の段がデータとして各々前記ｎ個の第１の制御信号
および前記第２の制御信号の反転信号を供給し前記リセ
ット信号の供給に応答して全段の前記データが第５のレ
ベルにリセットされ前記プリセット信号の供給に応答し
て前記全段のデータが第６のレベルにプリセットされ前
記クロックに同期して供給される前記テストデータ信号
に応答して順次前記第５のレベルのデータが各々の段を
シフトするようシフト動作するｎ段のシフトレジスタと
を備えることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243431A JPH0798359A (ja) | 1993-09-30 | 1993-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243431A JPH0798359A (ja) | 1993-09-30 | 1993-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0798359A true JPH0798359A (ja) | 1995-04-11 |
Family
ID=17103776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5243431A Pending JPH0798359A (ja) | 1993-09-30 | 1993-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0798359A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008249388A (ja) * | 2007-03-29 | 2008-10-16 | Fujitsu Microelectronics Ltd | 半導体装置および半導体装置モジュール |
| US7471099B2 (en) | 2004-12-24 | 2008-12-30 | Fujitsu Limited | Semiconductor device with mechanism for leak defect detection |
| JP2012078332A (ja) * | 2009-10-09 | 2012-04-19 | Elpida Memory Inc | 半導体装置、半導体装置の試験方法、及びデータ処理システム。 |
| JP2013145164A (ja) * | 2012-01-13 | 2013-07-25 | Denso Corp | 半導体装置 |
| US10571513B2 (en) | 2018-03-23 | 2020-02-25 | Kabushiki Kaisha Toshiba | Integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03180936A (ja) * | 1989-12-08 | 1991-08-06 | Matsushita Electric Ind Co Ltd | 内部バスのテスト回路 |
| JPH04208881A (ja) * | 1990-12-03 | 1992-07-30 | Nec Corp | 半導体集積回路 |
-
1993
- 1993-09-30 JP JP5243431A patent/JPH0798359A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03180936A (ja) * | 1989-12-08 | 1991-08-06 | Matsushita Electric Ind Co Ltd | 内部バスのテスト回路 |
| JPH04208881A (ja) * | 1990-12-03 | 1992-07-30 | Nec Corp | 半導体集積回路 |
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| JP2013145164A (ja) * | 2012-01-13 | 2013-07-25 | Denso Corp | 半導体装置 |
| US10571513B2 (en) | 2018-03-23 | 2020-02-25 | Kabushiki Kaisha Toshiba | Integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960709 |