JPH052887A - メモリ回路装置 - Google Patents

Abstract

(57)【要約】 【構成】 メモリ回路１１を複数のバンク用のメモリセ
ル１１１，１１２から構成し、かつメモリセルを選択す
るデコーダ回路１２，１３にメモリバンクを選択するバ
ンクセレクト回路１６を付加し、同一集積回路内部に１
アドレスに対し、複数のデータを保持可能な多バンクメ
モリセルを構成する。 【効果】 外部から指定される１アドレスに対し、複数
のデータが保持できる多バンクメモリ回路を実現でき、
従来の汎用メモリにて同機能を実現した場合と比較し、
部品数の削減，デコーダ回路部の論理を削減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、汎用メモリの一般的
な機能に、メモリバンク選択機能を付加し、外部から指
定される１アドレスに対し、複数のデータが保持できる
ことを実現したメモリ回路装置において、デコーダの論
理構成を削減したものに関するものである。

【０００２】

【従来の技術】図２は汎用メモリで一般的なＣＭＯＳタ
イプＳＲＡＭの回路構成であり、図において、２１は１
アドレス分のメモリセル回路、２２はアドレス入力に応
動してメモリセルのワード線２４をデコードするワード
線デコーダ回路、２３はアドレス入力に応動してメモリ
セルのビット線，／ビット線２５をデコードするビット
線デコーダ回路であり、各アドレス入力の設定によりメ
モリマトリクス内の１アドレスのみが選択される。

【０００３】図３は図２のような汎用メモリを使用し、
同一アドレス入力にて二値以上のデータを保持しようと
する場合の回路構成例であり、図において、３１，３２
はＣＳ１入力３３，ＣＳ２入力３４及びアドレス入力３
５に応動して選択されたメモリセルのアドレスに対し、
読み出し，書き込み動作を行う汎用メモリ(1),(2) であ
る。ＣＳ１入力３３は汎用メモリ(1) ３１に接続され、
ＣＳ２入力３４は汎用メモリ(2) ３２に接続され、アド
レス入力３５は汎用メモリ(1) 及び(2) に共通に接続さ
れる。

【０００４】次に動作について説明する。汎用メモリは
通常図２に示す１ビット分のメモリセル２１が縦横マト
リクス状に配列され、そのメモリセル２１はアドレス入
力とＣＳ入力により、ワード線デコーダ回路２２及びビ
ット線デコーダ回路２３を経由し選択される。具体的に
は、アドレス入力とＣＳ入力に応動するワード線デコー
ダ回路２２の出力が横列に複数並んだワード線２４のう
ちいずれか１本を選択し、かつビット線デコーダ回路２
３の出力が縦列に複数並んだビット線，／ビット線２５
のうちのいずれか一対を選択し、その縦横の交点も選択
メモリセルとし、ビット線，／ビット線よりデータの読
み出し及び書き込みを実施する。

【０００５】次いで、汎用メモリを使用し、同一アドレ
ス入力にて二値以上のデータを保持する場合の動作につ
いて説明する。汎用メモリは、通常上述したメモリセル
構成となっているため、１メモリセルには一つの値のデ
ータしか保持できない。従って、同一アドレスに二つの
値のデータを保持する場合は、図３に示すように汎用メ
モリ(1) 及び(2) を併用し、アドレス入力を共用させ、
ＣＳ１，ＣＳ２入力により使用メモリを使い分けるのが
一般的である。

【０００６】

【発明が解決しようとする課題】従来の汎用メモリを使
用し、同一アドレスに二値以上のデータを保持する多バ
ンクメモリを実現するためには、メモリセルが以上のよ
うに構成されているので、バンク数と同等の部品数が必
要であるという問題点があった。また、同一集積回路内
部にてメモリ領域を分割し、多バンクメモリを実現する
ことも考えられるが、その際には各メモリアドレスに対
し縦横のデコーダ機能を必ず付加する必要があった。

【０００７】この発明は上記のような問題点を解消する
ためになされたもので、外部から指定される１アドレス
に対し、複数のデータが保持できる多バンクメモリを部
品数を増やさないまま容易に実現でき、また、従来の汎
用メモリを使用し、同一集積回路のメモリバンクを分割
し、多バンクメモリ機能を実現したものと比較してもデ
コーダ機能の回路を大幅に減少できるメモリ回路装置を
得ることを目的としている。

【０００８】

【課題を解決するための手段】この発明に係るメモリ回
路装置は、メモリセルを選択するワード線またはビット
線のデコーダ回路部分に、外部からのバンクセレクト信
号に応動するメモリバンク選択機能を付加したものであ
る。

【０００９】

【作用】この発明における多バンクメモリ回路は、メモ
リセルを選択するデコーダ回路にメモリバンクを選択す
るバンクセレクト機能をさらに付加することにより、同
一集積回路内部に同一アドレスでも複数のデータを保持
できる多バンクメモリが容易に構成できる。また従来の
汎用メモリを使用し、メモリ領域を分割して多バンクメ
モリを実現する場合と比較して、アドレスデコーダ部を
複数のメモリバンクにて併用できるため、デコーダ部分
の回路を大幅に削減できる。

【００１０】

【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるメモリ回路装置
を示し、ここでは多バンクメモリとして最も一般的な２
バンクメモリをその代表例として示している。

【００１１】図において、１１は２バンクメモリの１ア
ドレス分のメモリセル回路であり、バンク１用のメモリ
セル１１１およびバンク２用のメモリセル１１２からな
る。１２はアドレス入力に応動してメモリセルのワード
線１４をデコードするワード線デコーダ回路、１３はア
ドレス入力に応動してメモリセルのビット線１５をデコ
ードするビット線デコーダ回路であり、各アドレス入力
の設定により２バンクメモリマトリクス内の１アドレス
のみが選択される構成となっている。

【００１２】さらに、１６は外部からのＢＳ（バンクセ
レクト信号）により２バンクメモリのうち、どちらか１
バンクを選択するためのバンクセレクト回路であり、そ
の出力に応動し、連結されているバンクセレクタ１７の
どちらか１つがＯＮ状態となる。

【００１３】次に動作について説明する。２バンクメモ
リは図１に示す構成により実現される。この場合、マト
リクス状に配列されている２バンクメモリセル１１は外
部からのアドレス入力及びＣＳ入力により任意に１組選
択される。これにより、バンク１用のメモリセル１１
１，バンク２用のメモリセル１１２双方がアクティブ可
能状態となり、さらにバンクセレクト入力により使用す
るメモリバンクのいずれか一方を選択し、データの読み
出し及び書き込み動作を実行する。よって、上述のメモ
リセル構成により１つのアドレス設定において２つのメ
モリバンクを容易に構成することができ、それぞれ独立
に二値のデータを保持することができる。

【００１４】さらに、従来の汎用メモリを使用し、全体
のメモリ領域をアドレス入力によってバンク分割し、２
バンクメモリと同じ機能を実現したものと比較すると、
従来必ず全てのアドレス選択に必要であったビット線デ
コーダ部の論理回路をビット線に設けたバンクセレクタ
１７とバンクセレクト回路１６の簡単な回路構成に置換
が可能となり、ビット線デコーダ部の論理構成を大幅に
削減できる。このため、より簡単な構成で多バンク機能
を実現でき、チップサイズの縮少にも効果を奏する。

【００１５】なお、上記実施例では多バンクメモリとし
て最も簡単な２バンクメモリにて説明してきたが、これ
を３バンク，４バンク，…等に拡張する場合でも、上述
したビット線に設けたバンクセレクタ１７とバンクセレ
クト回路１６を３バンク，４バンク用等のセレクタに回
路構成を変更することにより簡単に対応でき、外部から
の同一アドレス設定に対し３値，４値のデータを保持す
ることが可能なメモリ回路を実現できる。

【００１６】また、上記実施例では、メモリセルのビッ
ト線側にバンクセレクト回路１６とバンクセレクタ１７
を設け、多バンクメモリを実現したが、これをメモリセ
レクタのワード線側に設けてもよく、上記実施例と同様
の効果を奏する。この場合、ワード線複数本にて多バン
クメモリセレクタを構成し、複数本のワード線のうち１
本をバンクセレクト回路により選択させ、ビット線側に
設けたバンクセレクタ１７と同機能の論理回路は必要と
しない。

【００１７】さらに、上記実施例では汎用メモリとして
ＣＭＯＳタイプＳＲＡＭの場合について説明したが、Ｄ
ＲＡＭの場合であってもよく、上記実施例と同様の効果
を奏する。

【００１８】

【発明の効果】以上のように、この発明に係るメモリ回
路装置によれば、マトリクス状に配列されたメモリセル
のうち１つを選択するためのワード線またはビット線デ
コーダ回路にバンクセレクト機能を付加することで、外
部から指定される１アドレスに対し、二値以上の複数デ
ータが保持可能な多バンクメモリ回路を簡単に構成する
ことができる。また、本機能を同一集積回路内にて構成
することにより、従来の汎用メモリを複数個使用し、同
機能を実現した場合と比較し部品数を削減できる効果も
奏する。

【図面の簡単な説明】

【図１】この発明の一実施例によるメモリ回路装置の多
バンクメモリの回路構成（２アドレス分）を示す図であ
る。

【図２】従来の汎用メモリの回路構成（１アドレス分）
を示す図である。

【図３】従来の汎用メモリによる多バンクメモリの構成
例を示す図である。

【符号の説明】

１１ ２バンクメモリの１アドレス分のメモリ回路 １２ ワード線デコーダ回路 １３ ビット線デコーダ回路 １４ メモリセルを選択するワード線 １５ メモリセルに対し、読み出し／書き込みのデー
タを伝達するビット線 １６ バンクセレクト回路 １７ バンクセレクタスイッチ １１１ バンク１用のメモリセル １１２ バンク２用のメモリセル

Claims (1)

1. 【特許請求の範囲】 【請求項１】 マトリクス状に配列されたメモリセルの
   １アドレスビットを、外部からのアドレス入力によりデ
   コーダ機能を介して選択し、その選択アドレスビットの
   メモリセルに対し１データの読み出し，書き込み動作を
   行うメモリ回路装置において、１つのアドレスに対し複
   数の記憶ビットを有するメモリ回路と、外部からのアド
   レス入力をデコードし各アドレスに対応するメモリ回路
   を選択するデコーダ手段と、外部からのバンクセレクト
   入力に応じて、上記デコーダ手段により選択されたメモ
   リ回路のどの記憶ビットを読み出すかを切換選択するバ
   ンクセレクト手段とを備えたことを特徴とするメモリ回
   路装置。