JPS61199293A - バンク切換え回路 - Google Patents
バンク切換え回路Info
- Publication number
- JPS61199293A JPS61199293A JP4043685A JP4043685A JPS61199293A JP S61199293 A JPS61199293 A JP S61199293A JP 4043685 A JP4043685 A JP 4043685A JP 4043685 A JP4043685 A JP 4043685A JP S61199293 A JPS61199293 A JP S61199293A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- signal
- address
- bank switching
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、行デコーダ及び列デコーダを介してアドレ
ス信号により選択できる容量のメモリ空間を複数個備え
、バンク切換え回路によりいずれかのメモリ空間が選択
して使用されるバンク切換え方式の半導体メモリにおけ
るバンク切換え回路に関するものである。
ス信号により選択できる容量のメモリ空間を複数個備え
、バンク切換え回路によりいずれかのメモリ空間が選択
して使用されるバンク切換え方式の半導体メモリにおけ
るバンク切換え回路に関するものである。
バンク切換え方式の半導体メモリは１例えばゲーム機な
どに使用されるスプリットＲＯＭなどのカスタムメモリ
や、ＲＡＭその他の一般の半導体メモリとしても使用さ
れる。
どに使用されるスプリットＲＯＭなどのカスタムメモリ
や、ＲＡＭその他の一般の半導体メモリとしても使用さ
れる。
（従来技術）
バンク切換え方式のＲＯＭの例としては、第３図に示さ
れるように、アドレス信号のみを使用してバンク切換え
を行なう方式のものが知られている。同図において、ｍ
個のＭ１〜Ｍｍはメモリであり、各メモリＭ＋−Ｍｍは
行デコーダＤｒ＋〜Ｄｒｍと列デコーダＤｃとによりア
クセスされる。
れるように、アドレス信号のみを使用してバンク切換え
を行なう方式のものが知られている。同図において、ｍ
個のＭ１〜Ｍｍはメモリであり、各メモリＭ＋−Ｍｍは
行デコーダＤｒ＋〜Ｄｒｍと列デコーダＤｃとによりア
クセスされる。
２はアドレスバッファであり、ｎビットのアドレス信号
Ａ（ｎ）が入力される。各メモリＭ１〜Ｍｍはｎビット
のアドレス信号Ａ（ｎ）でアクセスできる２ 番地のメ
モリ空間をもち、メモリ全体としてはｍ・２ のメモリ
空間をもっている。４はメモリＭ＋＝Ｍｍのいずれかを
選択するためのバンク切換え回路であり、各メモリＭ＋
”Ｍｍに対応してｍ個のバンクｂ＋〜ｂｍを備えている
。バンクｂ）〜ｂｍはアドレスデコーダとラッチにより
構成され、いずれかのバンクのバンクイネーブル信号Ｂ
Ｅ１〜ＢＥｍがハイレベルとなっており、アドレス信号
を入力して所定のアドレス信号のときにバンクイネーブ
ル信号ＢＥＤ−ＢＥｍが切り換えられる。６は出力バッ
ファである。
Ａ（ｎ）が入力される。各メモリＭ１〜Ｍｍはｎビット
のアドレス信号Ａ（ｎ）でアクセスできる２ 番地のメ
モリ空間をもち、メモリ全体としてはｍ・２ のメモリ
空間をもっている。４はメモリＭ＋＝Ｍｍのいずれかを
選択するためのバンク切換え回路であり、各メモリＭ＋
”Ｍｍに対応してｍ個のバンクｂ＋〜ｂｍを備えている
。バンクｂ）〜ｂｍはアドレスデコーダとラッチにより
構成され、いずれかのバンクのバンクイネーブル信号Ｂ
Ｅ１〜ＢＥｍがハイレベルとなっており、アドレス信号
を入力して所定のアドレス信号のときにバンクイネーブ
ル信号ＢＥＤ−ＢＥｍが切り換えられる。６は出力バッ
ファである。
このＲＯＭにおけるバンク切換え回路４では。
アドレス信号のみを用い、ｍ個のバンクｂ１〜ｂｍに独
立したｍ個のアドレスを対応させてバンクの切換えを行
なっている。したがって、各メモリＭ１〜Ｍｍの２ 個
のメモリ空間のうち、バンクｂ１〜ｂｍの数に対応する
ｍ個の空間がアクセスできない領域となる。このｍ個の
メモリ空間は通常のメモリ機能であるリード・ライト動
作を行なうことのできない無駄な領域となる。そして、
バンクの数が増せば増すほど、アクセスできないメモリ
空間が増加することになる。
立したｍ個のアドレスを対応させてバンクの切換えを行
なっている。したがって、各メモリＭ１〜Ｍｍの２ 個
のメモリ空間のうち、バンクｂ１〜ｂｍの数に対応する
ｍ個の空間がアクセスできない領域となる。このｍ個の
メモリ空間は通常のメモリ機能であるリード・ライト動
作を行なうことのできない無駄な領域となる。そして、
バンクの数が増せば増すほど、アクセスできないメモリ
空間が増加することになる。
（目的）
この発明は、バンク切換え方式の半導体メモリにおいて
、バンクの数が増加してもアクセスできないメモリ空間
が増加しないバンク切換え回路を提供することを目的と
するものである。
、バンクの数が増加してもアクセスできないメモリ空間
が増加しないバンク切換え回路を提供することを目的と
するものである。
（構成）
この発明は、アドレス信号とデータ信号の両方を用いて
バンク切換え動作を行なうバンク切換え回路であり、ア
ドレス信号を入力しバンク切換えモード信号を出力する
アドレスデコーダと、アドレス信号によりアクセスでき
る容量の各メモリ空間に対応して設けられ、前記アドレ
スデコーダにより検出されたバンク切換えモードのとき
データ信号を入力してメモリ空間を選択するバンク信号
を出力する回路及びそのバンク信号をラッチする回路を
含むバンクと、を備えて構成されたものである。
バンク切換え動作を行なうバンク切換え回路であり、ア
ドレス信号を入力しバンク切換えモード信号を出力する
アドレスデコーダと、アドレス信号によりアクセスでき
る容量の各メモリ空間に対応して設けられ、前記アドレ
スデコーダにより検出されたバンク切換えモードのとき
データ信号を入力してメモリ空間を選択するバンク信号
を出力する回路及びそのバンク信号をラッチする回路を
含むバンクと、を備えて構成されたものである。
以下、この発明の一実施例について図面を参照して具体
的に説明する。
的に説明する。
第１図は一実施例を適用したＲＯＭを概略的に表わす、
１０はこの発明の一実施例としてのバンク切換え回路で
あり、第１図と同様に、アドレス信号によりアクセスで
きる容量の各メモリＭ１〜Ｍｍに対応してｍ個のバンク
８１〜Ｂｍを備え、いずれかのバンクのバンクイネーブ
ル信号ＢＥ＋〜ＢＥｍがハイレベルとなっていずれかの
メモリＭ１〜Ｍｍが選択され、そのメモリでリード・ラ
イト動作が行なわれる。
１０はこの発明の一実施例としてのバンク切換え回路で
あり、第１図と同様に、アドレス信号によりアクセスで
きる容量の各メモリＭ１〜Ｍｍに対応してｍ個のバンク
８１〜Ｂｍを備え、いずれかのバンクのバンクイネーブ
ル信号ＢＥ＋〜ＢＥｍがハイレベルとなっていずれかの
メモリＭ１〜Ｍｍが選択され、そのメモリでリード・ラ
イト動作が行なわれる。
バンク切換え回路１０は、バンクイネーブル信号ＢＥ＋
”ＢＥｍを切り換えるために、アドレスバッファ２から
のアドレス信号と、Ｉ１０バッファ１２からのデータ信
号の両方を入力する。
”ＢＥｍを切り換えるために、アドレスバッファ２から
のアドレス信号と、Ｉ１０バッファ１２からのデータ信
号の両方を入力する。
第２図には第１図におけるバンク切換え回路１゛０のう
ちのバンクＢｍに関連した部分を示す。
ちのバンクＢｍに関連した部分を示す。
１４はアドレスデコーダであり、アドレス信号を入力し
、そのアドレス信号がバンク切換え用アドレス（メモリ
のリード・ライト用には使用しないアドレス）に対応す
るアドレス信号である場合に、ハイレベルのバンク切換
えモード信号ＡＥを出力する。アドレスデコーダ１４は
バンク切換え回路１０について１個だけ設けられ、その
バンク切換えモード信号ＡＥは全バンクＢ＋”Ｂｍに共
通に供給され、Ｉ１０バッファ１２にも供給される。
、そのアドレス信号がバンク切換え用アドレス（メモリ
のリード・ライト用には使用しないアドレス）に対応す
るアドレス信号である場合に、ハイレベルのバンク切換
えモード信号ＡＥを出力する。アドレスデコーダ１４は
バンク切換え回路１０について１個だけ設けられ、その
バンク切換えモード信号ＡＥは全バンクＢ＋”Ｂｍに共
通に供給され、Ｉ１０バッファ１２にも供給される。
１６は第１図におけるＩ１０バッファ１２の中の入力バ
ッファであり、アドレスデコーダ１４からのバンク切換
えモード信号ＡＥをインバータ１８により反転した信号
を一方の入力とし、Ｉ１０バッド２０からの入力データ
信号を他方の入力とするＮＯＲ回路２２と、インバータ
２４との直列回路からなる。この人力バッファ１６はデ
ータ信号の語長分だけ設けられる。この人力バッファ１
６もバンク切換え回路１０について１個だけ設けられ、
その出力であるデータ信号は全バンク８１〜Ｂｍに共通
に供給される。
ッファであり、アドレスデコーダ１４からのバンク切換
えモード信号ＡＥをインバータ１８により反転した信号
を一方の入力とし、Ｉ１０バッド２０からの入力データ
信号を他方の入力とするＮＯＲ回路２２と、インバータ
２４との直列回路からなる。この人力バッファ１６はデ
ータ信号の語長分だけ設けられる。この人力バッファ１
６もバンク切換え回路１０について１個だけ設けられ、
その出力であるデータ信号は全バンク８１〜Ｂｍに共通
に供給される。
バンクＢｍは入力バッファ１６からのデータ信号を入力
してバンク信号ＤＥｍを出力するデータデコーダ２６と
、セット入力側にＡＮＤ回路２８を有しリセット入力側
にＯＲ回路３０を有するゲート付きＲＳフリップフロッ
プ３２とからなる。ＡＮＤ回路２８は、アドレスデコー
ダ１４のバンク切換えモード信号ＡＥを一方の入力信号
とし、データデコーダ２６のバンク信号ＤＥｍを他方の
入力信号とし、その出力信号Ｓｍはフリップフロップ３
２のセット信号となるとともに、他のバンク８１〜Ｂ
ｍ−＋のフリップフロップのリセット信号となる。ＯＲ
回路３０は他の全てのバンクＢｌ〜Ｂｍ−ｌのＡＮＤ回
路２８の出力信号Ｓｔ −８ｍ−＋を入力し、その出力
信号Ｒｍはフリップフロップ３２のリセット信号となる
。フリップフロップ３２の出力信号ＢＥｍがバンクイネ
ーブル信号ＢＥｍである。
してバンク信号ＤＥｍを出力するデータデコーダ２６と
、セット入力側にＡＮＤ回路２８を有しリセット入力側
にＯＲ回路３０を有するゲート付きＲＳフリップフロッ
プ３２とからなる。ＡＮＤ回路２８は、アドレスデコー
ダ１４のバンク切換えモード信号ＡＥを一方の入力信号
とし、データデコーダ２６のバンク信号ＤＥｍを他方の
入力信号とし、その出力信号Ｓｍはフリップフロップ３
２のセット信号となるとともに、他のバンク８１〜Ｂ
ｍ−＋のフリップフロップのリセット信号となる。ＯＲ
回路３０は他の全てのバンクＢｌ〜Ｂｍ−ｌのＡＮＤ回
路２８の出力信号Ｓｔ −８ｍ−＋を入力し、その出力
信号Ｒｍはフリップフロップ３２のリセット信号となる
。フリップフロップ３２の出力信号ＢＥｍがバンクイネ
ーブル信号ＢＥｍである。
次にこの実施例のバンク切換え回路の動作について説明
する。
する。
アドレス線からバンク切換え用アドレス（メモリのリー
ド・ライト用に使用しないアドレス）のアドレス信号が
入力されると、通常のリード・ライトシーケンスは非選
択となり、Ｉ１０バッファ１２において出力バッファが
フローティングとなりバンク切換えモードとなる。この
とき、アドレスデコーダ１４では、その出力信号である
バンク切換えモード信号ＡＥがハイレベルとなり、Ｉ１
０バッファの入カバソファ１６ではＩ１０パッド２０か
ら外部データ信号を入力するようになる。
ド・ライト用に使用しないアドレス）のアドレス信号が
入力されると、通常のリード・ライトシーケンスは非選
択となり、Ｉ１０バッファ１２において出力バッファが
フローティングとなりバンク切換えモードとなる。この
とき、アドレスデコーダ１４では、その出力信号である
バンク切換えモード信号ＡＥがハイレベルとなり、Ｉ１
０バッファの入カバソファ１６ではＩ１０パッド２０か
ら外部データ信号を入力するようになる。
ｍ個のバンク８１〜Ｂｍをそれぞれ独立したデータ信号
に対応させておく。もし、いまバンクＢｍに対応したデ
ータ信号が入力バッファ１６から入力されたとすると、
バンクＢｍのデータデコーダ２６の出力信号であるバン
ク信号ＤＥｍがハイレベルとなり、そのバンクＢｍのフ
リップフロップ３２のセット信号Ｓｍがハイレベルとな
る。これにより、そのフリップフロップ３２がセットさ
れ、その出力信号であるバンクイネーブル信号ＢＥｍが
ハイレベルで保持され、バンクＢｍが選択された状態と
なる。また、このバンクＢｍのフリッププロップ３２の
セット信号Ｓｍがハイレベルになると、その信号Ｓｍに
より他の全てのバンク８１〜Ｂｍ−＋のフリップフロッ
プ３２にリセットがかけられるため、他の全てのバンク
８１〜Ｂｍ−＋のバンクイネーブル信号ＢＥ１〜ＢＥｍ
−＋はローレベルで保持され、他のバンクは非選択とな
る。
に対応させておく。もし、いまバンクＢｍに対応したデ
ータ信号が入力バッファ１６から入力されたとすると、
バンクＢｍのデータデコーダ２６の出力信号であるバン
ク信号ＤＥｍがハイレベルとなり、そのバンクＢｍのフ
リップフロップ３２のセット信号Ｓｍがハイレベルとな
る。これにより、そのフリップフロップ３２がセットさ
れ、その出力信号であるバンクイネーブル信号ＢＥｍが
ハイレベルで保持され、バンクＢｍが選択された状態と
なる。また、このバンクＢｍのフリッププロップ３２の
セット信号Ｓｍがハイレベルになると、その信号Ｓｍに
より他の全てのバンク８１〜Ｂｍ−＋のフリップフロッ
プ３２にリセットがかけられるため、他の全てのバンク
８１〜Ｂｍ−＋のバンクイネーブル信号ＢＥ１〜ＢＥｍ
−＋はローレベルで保持され、他のバンクは非選択とな
る。
次に、バンクＢｍ以外のバンクが選択されたとすると、
バンク信号ＤＥ＋＝ＤＥｍ−＋の内のいずれかがハイレ
ベルとなり、セット信号Ｓ Ｉ” Ｓ ｍ−ｔの内のい
ずれかがハイレベルとなり、その選択されたバンクのフ
リップフロップ３２がセットされる。したがって、バン
クＢｍのＯＲ回路３ｏの入力信号Ｓ！〜Ｓｍ−１の内の
いずれかがハイレベルとなるため、バンクＢｍのブリッ
プフロップ３２がリセットされ、ローレベルで保持され
る。つまりバンクＢｍが非選択の状態に切り換えられる
。
バンク信号ＤＥ＋＝ＤＥｍ−＋の内のいずれかがハイレ
ベルとなり、セット信号Ｓ Ｉ” Ｓ ｍ−ｔの内のい
ずれかがハイレベルとなり、その選択されたバンクのフ
リップフロップ３２がセットされる。したがって、バン
クＢｍのＯＲ回路３ｏの入力信号Ｓ！〜Ｓｍ−１の内の
いずれかがハイレベルとなるため、バンクＢｍのブリッ
プフロップ３２がリセットされ、ローレベルで保持され
る。つまりバンクＢｍが非選択の状態に切り換えられる
。
（効果）
従来のバンク切換え回路ではアドレス信号のみでバンク
切換え動作を行なっていたため、バンクの数だけの独立
したアドレスが必要となって、その数だけのメモリ領域
のリード・ライト動作が不可能となっていた。そして、
バンクの数が増加するほど無駄なメモリ領域も増加する
欠点があった。
切換え動作を行なっていたため、バンクの数だけの独立
したアドレスが必要となって、その数だけのメモリ領域
のリード・ライト動作が不可能となっていた。そして、
バンクの数が増加するほど無駄なメモリ領域も増加する
欠点があった。
この発明ではバンク切換えに使用されるアドレスは、バ
ンク切換えモードにするための１個のアドレスのみであ
り、バンクの選択はデータ信号により行なわれる。した
がって、バンクの数が増加しても無駄になるメモリ領域
は常に１個であり、メモリ領域を有効に使用できる利点
がある。
ンク切換えモードにするための１個のアドレスのみであ
り、バンクの選択はデータ信号により行なわれる。した
がって、バンクの数が増加しても無駄になるメモリ領域
は常に１個であり、メモリ領域を有効に使用できる利点
がある。
第１図は一実施例のバンク切換え回路を使用したＲＯＭ
を表わす概略ブロック図、第２図は一実施例のバンク切
換え回路の一部を示す回路図、第３図は従来のバンク切
換え回路を使用したＲＯＭを表わす概略ブロック図であ
る。 Ｍ＋ −Ｍｍ・・・・・・メモリ、 Ｄｒ”Ｄｒｍ・
・・・・・行デコーダ、 Ｄｃ・・・・・・列デコーダ
、 Ｂ＋＝Ｂｍ・・・・・・バンク、 １０・・・・
・・バンク切換え回路、 １２・・・・・・Ｉ１０／
＜ッファ、 １４・・・・・・アドレスデコーダ、
２６・・・・・・データデコーダ、 ２８・・・
・・・ＡＮＤ回路、 ３０・・・・・・ＯＲ回路、３２
・・・・・・ＲＳフリップフロップ。
を表わす概略ブロック図、第２図は一実施例のバンク切
換え回路の一部を示す回路図、第３図は従来のバンク切
換え回路を使用したＲＯＭを表わす概略ブロック図であ
る。 Ｍ＋ −Ｍｍ・・・・・・メモリ、 Ｄｒ”Ｄｒｍ・
・・・・・行デコーダ、 Ｄｃ・・・・・・列デコーダ
、 Ｂ＋＝Ｂｍ・・・・・・バンク、 １０・・・・
・・バンク切換え回路、 １２・・・・・・Ｉ１０／
＜ッファ、 １４・・・・・・アドレスデコーダ、
２６・・・・・・データデコーダ、 ２８・・・
・・・ＡＮＤ回路、 ３０・・・・・・ＯＲ回路、３２
・・・・・・ＲＳフリップフロップ。
Claims (1)
- （１）行デコーダ及び列デコーダを介してアドレス信号
により選択できる容量のメモリ空間を複数個備えた半導
体メモリで前記メモリ空間を選択するバンク切換え回路
において、 アドレス信号を入力しバンク切換えモード信号を出力す
るアドレスデコーダと、 前記各メモリ空間に対応して設けられ、前記アドレスデ
コーダにより検出されたバンク切換えモードのときデー
タ信号を入力しメモリ空間を選択するバンク信号を出力
する回路及びそのバンク信号をラッチする回路を含むバ
ンクと、を備えたことを特徴とするバンク切換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043685A JPS61199293A (ja) | 1985-02-28 | 1985-02-28 | バンク切換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043685A JPS61199293A (ja) | 1985-02-28 | 1985-02-28 | バンク切換え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61199293A true JPS61199293A (ja) | 1986-09-03 |
Family
ID=12580587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4043685A Pending JPS61199293A (ja) | 1985-02-28 | 1985-02-28 | バンク切換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61199293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0626170U (ja) * | 1992-06-25 | 1994-04-08 | 岩崎通信機株式会社 | 電子機器構造 |
-
1985
- 1985-02-28 JP JP4043685A patent/JPS61199293A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0626170U (ja) * | 1992-06-25 | 1994-04-08 | 岩崎通信機株式会社 | 電子機器構造 |
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