JPH05291174A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05291174A JPH05291174A JP9552292A JP9552292A JPH05291174A JP H05291174 A JPH05291174 A JP H05291174A JP 9552292 A JP9552292 A JP 9552292A JP 9552292 A JP9552292 A JP 9552292A JP H05291174 A JPH05291174 A JP H05291174A
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【構成】コンタクトを行いたい異層間の間に、接続した
くないポリシリコンが存在する場合、まず、そのポリシ
リコンを含めてコンタクトホ−ルを開ける。そして、そ
のコンタクトホ−ルを開けたまま熱酸化を行い、コンタ
クトホ−ルの回りに絶縁用の酸化シリコンを形成する。
その後に配線層を形成して異層間のコンタクトを行う。 【効果】コンタクトホ−ルと接続したくないポリシリコ
ンとの合わせが不用となり、マスクずれに強い高集積
で、高品質の半導体装置を提供することができる。
くないポリシリコンが存在する場合、まず、そのポリシ
リコンを含めてコンタクトホ−ルを開ける。そして、そ
のコンタクトホ−ルを開けたまま熱酸化を行い、コンタ
クトホ−ルの回りに絶縁用の酸化シリコンを形成する。
その後に配線層を形成して異層間のコンタクトを行う。 【効果】コンタクトホ−ルと接続したくないポリシリコ
ンとの合わせが不用となり、マスクずれに強い高集積
で、高品質の半導体装置を提供することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、異層間の接続方法に関するものである。
に、異層間の接続方法に関するものである。
【０００２】
【従来の技術】近年半導体装置においては、微細化及び
高集積化にともない多層化構造が進んできている。それ
に伴い異層間の接続に関しても複雑になってきている。
その中で、３層目の多結晶ポリシリコンと１層目の多結
晶ポリシリコンの接続に関しての従来例の一例を図２に
示す。
高集積化にともない多層化構造が進んできている。それ
に伴い異層間の接続に関しても複雑になってきている。
その中で、３層目の多結晶ポリシリコンと１層目の多結
晶ポリシリコンの接続に関しての従来例の一例を図２に
示す。
【０００３】図２において１０１はＮ型あるいはＰ型半
導体基板、１０２はシリコン酸化膜、１０３はゲート酸
化膜、１０４は１層目の多結晶シリコン膜、１０５・１
２０は層間絶縁膜、１０６は２層目の多結晶シリコン
膜、１０７・１０９はフォトリソグラフィ用のレジス
ト、１１２は３層目の多結晶シリコン膜である。
導体基板、１０２はシリコン酸化膜、１０３はゲート酸
化膜、１０４は１層目の多結晶シリコン膜、１０５・１
２０は層間絶縁膜、１０６は２層目の多結晶シリコン
膜、１０７・１０９はフォトリソグラフィ用のレジス
ト、１１２は３層目の多結晶シリコン膜である。
【０００４】まず、半導体基板１０１を熱酸化すること
で選択的に素子分離用のシリコン酸化膜１０２を形成す
る。更に熱酸化を行いゲート酸化膜１０３を形成する。
次に１層目の多結晶シリコン１０４をＣＶＤ法によって
形成した後フォトリソグラフィによって１層目の多結晶
シリコン１０４のパターンニングを行なう。次に、層間
絶縁膜１０５を形成した後、２層目の多結晶シリコン１
０６をＣＶＤ法によって形成し、更に、フォトリソグラ
フィ用のレジスト１０７を塗布した後、図２（ａ）に示
したようにレジストのパターンニングを行なう。次に、
図２（ｂ）のようにエッチングにより２層目の多結晶シ
リコン１０６をパターンニングした後、層間絶縁膜１２
０を形成し、さらに、フォトリソグラフィ用のレジスト
１０９を塗布しコンタクトホールのパターンニングを行
なう。次に図２（ｃ）の様にエッチングを行ない層間絶
縁膜１０５・１２０の一部を除去する。その上から図２
（ｄ）に示したように、３層目の多結晶シリコン１１２
をＣＶＤ法によって形成する。このことによって３層目
の多結晶シリコン１１２と１層目の多結晶シリコン１０
４の接続を行なっている。
で選択的に素子分離用のシリコン酸化膜１０２を形成す
る。更に熱酸化を行いゲート酸化膜１０３を形成する。
次に１層目の多結晶シリコン１０４をＣＶＤ法によって
形成した後フォトリソグラフィによって１層目の多結晶
シリコン１０４のパターンニングを行なう。次に、層間
絶縁膜１０５を形成した後、２層目の多結晶シリコン１
０６をＣＶＤ法によって形成し、更に、フォトリソグラ
フィ用のレジスト１０７を塗布した後、図２（ａ）に示
したようにレジストのパターンニングを行なう。次に、
図２（ｂ）のようにエッチングにより２層目の多結晶シ
リコン１０６をパターンニングした後、層間絶縁膜１２
０を形成し、さらに、フォトリソグラフィ用のレジスト
１０９を塗布しコンタクトホールのパターンニングを行
なう。次に図２（ｃ）の様にエッチングを行ない層間絶
縁膜１０５・１２０の一部を除去する。その上から図２
（ｄ）に示したように、３層目の多結晶シリコン１１２
をＣＶＤ法によって形成する。このことによって３層目
の多結晶シリコン１１２と１層目の多結晶シリコン１０
４の接続を行なっている。
【０００５】
【発明が解決しようとする課題】しかし、前述の従来技
術では、あらかじめ２層目の多結晶シリコン１０６にコ
ンタクトに必要な幅Ｌ３と、３層目の多結晶シリコン１
１２と２層目の多結晶シリコン１０６との分離幅Ｌ２
の、あわせてＬ３＋２・Ｌ２だけのスペースを確保して
おく必要がある。いまここで２層目の多結晶シリコン１
０６の最小加工幅をＬ１とすると、これらの結果から２
層目の多結晶シリコン１０６には少なくとも２・（Ｌ１
＋Ｌ２）＋Ｌ３の幅が必要となる。また、図２（ｂ）・
（ｃ）において、２層目の多結晶シリコン１０６とコン
タクト用のエッチングにずれが生じると図２（ｄ）にお
いて、２層目の多結晶シリコン１０６と３層目の多結晶
シリコン１１２が接続されてしまう危険性もある。
術では、あらかじめ２層目の多結晶シリコン１０６にコ
ンタクトに必要な幅Ｌ３と、３層目の多結晶シリコン１
１２と２層目の多結晶シリコン１０６との分離幅Ｌ２
の、あわせてＬ３＋２・Ｌ２だけのスペースを確保して
おく必要がある。いまここで２層目の多結晶シリコン１
０６の最小加工幅をＬ１とすると、これらの結果から２
層目の多結晶シリコン１０６には少なくとも２・（Ｌ１
＋Ｌ２）＋Ｌ３の幅が必要となる。また、図２（ｂ）・
（ｃ）において、２層目の多結晶シリコン１０６とコン
タクト用のエッチングにずれが生じると図２（ｄ）にお
いて、２層目の多結晶シリコン１０６と３層目の多結晶
シリコン１１２が接続されてしまう危険性もある。
【０００６】そこで、本発明は、このような問題点を解
決するもので、その目的とするところは、異層間の接続
部において、少ない面積で、しかも、マスクずれに対し
ても問題のない半導体装置の製造方法を提供するところ
にある。
決するもので、その目的とするところは、異層間の接続
部において、少ない面積で、しかも、マスクずれに対し
ても問題のない半導体装置の製造方法を提供するところ
にある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１導電型の半導体基板上に形成された第１
の多結晶シリコン上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の多結晶シリコンを形成する
工程と、フォトリソグラフィにより前記第２の多結晶シ
リコンの不要部分を除去する工程と、前記第２の多結晶
シリコン上に第２の絶縁膜を形成する工程と、フォトリ
ソグラフィにより前記第１及び第２の絶縁膜と前記第２
の多結晶シリコンの一部を除去する工程と、前記第１及
び第２の多結晶シリコンの一部にシリコン酸化膜を形成
する熱工程と、前記第１の多結晶シリコンに形成された
シリコン酸化膜を除去する工程を含むことを特徴とす
る。
造方法は、第１導電型の半導体基板上に形成された第１
の多結晶シリコン上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の多結晶シリコンを形成する
工程と、フォトリソグラフィにより前記第２の多結晶シ
リコンの不要部分を除去する工程と、前記第２の多結晶
シリコン上に第２の絶縁膜を形成する工程と、フォトリ
ソグラフィにより前記第１及び第２の絶縁膜と前記第２
の多結晶シリコンの一部を除去する工程と、前記第１及
び第２の多結晶シリコンの一部にシリコン酸化膜を形成
する熱工程と、前記第１の多結晶シリコンに形成された
シリコン酸化膜を除去する工程を含むことを特徴とす
る。
【０００８】
【作用】本発明の上記構成によれば、接続を行ないたい
異層間の配線層の間ににある別の配線層の不要部分を除
去し、その除去した部分の表面に絶縁酸化膜を形成する
ことができる。
異層間の配線層の間ににある別の配線層の不要部分を除
去し、その除去した部分の表面に絶縁酸化膜を形成する
ことができる。
【０００９】
【実施例】本発明の一実施例を図１に示し、その図を用
いて本発明について説明を以下に詳細に述べる。図１に
おいて１０１はＮ型あるいはＰ型半導体基板、１０２は
シリコン酸化膜、１０３はゲート酸化膜、１０４は１層
目の多結晶シリコン膜、１０５はＳｉｏ2層間絶縁膜、
１０６は２層目の多結晶シリコン膜、１０７・１０９は
フォトリソグラフィ用のレジスト、１０８はＳｉ3Ｎ4層
間絶縁膜、１１２は３層目の多結晶シリコン膜である。
いて本発明について説明を以下に詳細に述べる。図１に
おいて１０１はＮ型あるいはＰ型半導体基板、１０２は
シリコン酸化膜、１０３はゲート酸化膜、１０４は１層
目の多結晶シリコン膜、１０５はＳｉｏ2層間絶縁膜、
１０６は２層目の多結晶シリコン膜、１０７・１０９は
フォトリソグラフィ用のレジスト、１０８はＳｉ3Ｎ4層
間絶縁膜、１１２は３層目の多結晶シリコン膜である。
【００１０】まず、半導体基板１０１を熱酸化すること
で選択的に素子分離用のシリコン酸化膜１０２を形成す
る。更に熱酸化を行いゲート酸化膜１０３を形成する。
次に１層目の多結晶シリコン１０４をＣＶＤ法によって
形成した後フォトリソグラフィによって１層目の多結晶
シリコン１０４のパターンニングを行なう。次に、Ｓｉ
Ｏ2層間絶縁膜１０５を形成した後、２層目の多結晶シ
リコン１０６をＣＶＤ法によって形成し、更に、フォト
リソグラフィ用のレジスト１０７を塗布した後、図１
（ａ）に示したようにレジストのパターンニングを行な
う。次に、図１（ｂ）のようにエッチングにより２層目
の多結晶シリコン１０６をパターンニングした後、Ｓｉ
3Ｎ4層間絶縁膜１０８を形成し、さらに、フォトリソグ
ラフィ用のレジスト１０９を塗布しコンタクトホールの
パターンニングを行なう。次に図１（ｃ）の様にエッチ
ングを行ない層間絶縁膜１０５・１０９と２層目の多結
晶シリコン１０６の一部を除去する。その後、フォトリ
ソグラフィ用のレジスト１０９を除去し、熱処理を行な
い、図１（ｄ）に示すように、１層目の多結晶シリコン
１０４と２層目の多結晶シリコン１０６の一部に酸化シ
リコン１１０・１１１を形成する。更に、そのうえか
ら、リアクティブイオンエッチングを行い、図１（ｅ）
に示すように、１層目の多結晶シリコン１０４上に形成
された酸化シリコン１１１だけを除去する。その上から
図１（ｆ）に示したように、３層目の多結晶シリコン１
１２をＣＶＤ法によって形成する。このことによって３
層目の多結晶シリコン１１２と１層目の多結晶シリコン
１０４の接続を行なっている。
で選択的に素子分離用のシリコン酸化膜１０２を形成す
る。更に熱酸化を行いゲート酸化膜１０３を形成する。
次に１層目の多結晶シリコン１０４をＣＶＤ法によって
形成した後フォトリソグラフィによって１層目の多結晶
シリコン１０４のパターンニングを行なう。次に、Ｓｉ
Ｏ2層間絶縁膜１０５を形成した後、２層目の多結晶シ
リコン１０６をＣＶＤ法によって形成し、更に、フォト
リソグラフィ用のレジスト１０７を塗布した後、図１
（ａ）に示したようにレジストのパターンニングを行な
う。次に、図１（ｂ）のようにエッチングにより２層目
の多結晶シリコン１０６をパターンニングした後、Ｓｉ
3Ｎ4層間絶縁膜１０８を形成し、さらに、フォトリソグ
ラフィ用のレジスト１０９を塗布しコンタクトホールの
パターンニングを行なう。次に図１（ｃ）の様にエッチ
ングを行ない層間絶縁膜１０５・１０９と２層目の多結
晶シリコン１０６の一部を除去する。その後、フォトリ
ソグラフィ用のレジスト１０９を除去し、熱処理を行な
い、図１（ｄ）に示すように、１層目の多結晶シリコン
１０４と２層目の多結晶シリコン１０６の一部に酸化シ
リコン１１０・１１１を形成する。更に、そのうえか
ら、リアクティブイオンエッチングを行い、図１（ｅ）
に示すように、１層目の多結晶シリコン１０４上に形成
された酸化シリコン１１１だけを除去する。その上から
図１（ｆ）に示したように、３層目の多結晶シリコン１
１２をＣＶＤ法によって形成する。このことによって３
層目の多結晶シリコン１１２と１層目の多結晶シリコン
１０４の接続を行なっている。
【００１１】いままで述べてきたように、本発明の製造
方法では、２層目の多結晶シリコン膜にあらかじめコン
タクトに必要なスペースを確保しておく必要がなく、コ
ンタクトの位置を気にせず２層目の多結晶シリコンのパ
ターンニングが行える。また、３層目の多結晶シリコン
１１２と２層目の多結晶シリコン１０６との分離には、
コンタクトホールの回りにセルフアラインで形成された
２層目の多結晶シリコン内の酸化シリコン１１０を用い
るためマスクずれに対しても何等問題はない。このよう
に、本発明の製造方法を用いることによって、高集積化
が可能で、マスクずれに対しても安定な半導体装置を提
供することができる。
方法では、２層目の多結晶シリコン膜にあらかじめコン
タクトに必要なスペースを確保しておく必要がなく、コ
ンタクトの位置を気にせず２層目の多結晶シリコンのパ
ターンニングが行える。また、３層目の多結晶シリコン
１１２と２層目の多結晶シリコン１０６との分離には、
コンタクトホールの回りにセルフアラインで形成された
２層目の多結晶シリコン内の酸化シリコン１１０を用い
るためマスクずれに対しても何等問題はない。このよう
に、本発明の製造方法を用いることによって、高集積化
が可能で、マスクずれに対しても安定な半導体装置を提
供することができる。
【００１２】なお、いままでは、３層目の多結晶シリコ
ンと１層目の多結晶シリコンの接続について説明を行な
ってきたが、１層目の多結晶シリコンの代わりに、高融
点金属を有した多結晶シリコン、ｎ型拡散層、ｐ型拡散
層等を用いた場合にも同様な効果が得られることはいう
までもない。また、３層目の多結晶シリコンの代わり
に、アルミ等の金属配線を用いても同様の効果が得られ
ることは明らかである。
ンと１層目の多結晶シリコンの接続について説明を行な
ってきたが、１層目の多結晶シリコンの代わりに、高融
点金属を有した多結晶シリコン、ｎ型拡散層、ｐ型拡散
層等を用いた場合にも同様な効果が得られることはいう
までもない。また、３層目の多結晶シリコンの代わり
に、アルミ等の金属配線を用いても同様の効果が得られ
ることは明らかである。
【００１３】
【発明の効果】以上述べてきたように、本発明の本製造
方法によれば、接続を行ないたい異層間の配線層の間
に、別の配線層が形成されていた場合にも、コンタクト
に要するスペースを非常に小さく抑えることができる。
また、前記別の配線層との分離膜を、コンタクトホール
を用いてセルフアラインで形成することができるのでマ
スクずれに強い製造方法を提供することができる。以上
のことから、本発明による半導体装置の製造方法によれ
ば、高集積で、高品質の半導体装置を提供することがで
きる。
方法によれば、接続を行ないたい異層間の配線層の間
に、別の配線層が形成されていた場合にも、コンタクト
に要するスペースを非常に小さく抑えることができる。
また、前記別の配線層との分離膜を、コンタクトホール
を用いてセルフアラインで形成することができるのでマ
スクずれに強い製造方法を提供することができる。以上
のことから、本発明による半導体装置の製造方法によれ
ば、高集積で、高品質の半導体装置を提供することがで
きる。
【図１】本発明による工程順断面図。
【図２】従来の工程順断面図。
１０１・・・Ｎ型あるいはＰ型半導体基板 １０２・・・シリコン酸化膜 １０３・・・ゲート酸化膜 １０４・・・１層目の多結晶シリコン膜 １０５・・・ＳｉＯ2層間絶縁膜 １０６・・・２層目の多結晶シリコン膜 １０７・１０９・・・フォトリソグラフィ用のレジスト １０８・・・Ｓｉ3Ｎ4層間絶縁膜 １１０・１１１・・・酸化シリコン １１２・・・３層目の多結晶シリコン膜
Claims (4)
- 【請求項１】第１導電型の半導体基板上に形成された第
１の多結晶シリコン上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上に第２の多結晶シリコンを形成
する工程と、フォトリソグラフィにより前記第２の多結
晶シリコンの不要部分を除去する工程と、前記第２の多
結晶シリコン上に第２の絶縁膜を形成する工程と、フォ
トリソグラフィにより前記第１及び第２の絶縁膜と前記
第２の多結晶シリコンの一部を除去する工程と、前記第
１及び第２の多結晶シリコンの一部にシリコン酸化膜を
形成する熱工程と、前記第１の多結晶シリコンに形成さ
れたシリコン酸化膜を除去する工程を含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】第１導電型の半導体基板内に形成された第
１導電型の半導体領域上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上に第１の多結晶シリコンを形成
する工程と、フォトリソグラフィにより前記第１の多結
晶シリコンの不要部分を除去する工程と、前記第１の多
結晶シリコン上に第２の絶縁膜を形成する工程と、フォ
トリソグラフィにより前記第１及び第２の絶縁膜と前記
第１の多結晶シリコンの一部を除去する工程と、前記第
１導電型の半導体領域と第１の多結晶シリコンの一部に
シリコン酸化膜を形成する熱工程と、前記第１導電型の
半導体領域に形成されたシリコン酸化膜を除去する工程
を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】第１導電型の半導体基板内に形成された第
２導電型の半導体領域上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上に第１の多結晶シリコンを形成
する工程と、フォトリソグラフィにより前記第１の多結
晶シリコンの不要部分を除去する工程と、前記第１の多
結晶シリコン上に第２の絶縁膜を形成する工程と、フォ
トリソグラフィにより前記第１及び第２の絶縁膜と前記
第１の多結晶シリコンの一部を除去する工程と、前記第
２導電型の半導体領域と第１の多結晶シリコンの一部に
シリコン酸化膜を形成する熱工程と、前記第２導電型の
半導体領域に形成されたシリコン酸化膜を除去する工程
を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】第１導電型の半導体基板上に形成された高
融点金属を有する第１の多結晶シリコン上に第１の絶縁
膜を形成する工程と、前記第１の絶縁膜上に第２の多結
晶シリコンを形成する工程と、フォトリソグラフィによ
り前記第２の多結晶シリコンの不要部分を除去する工程
と、前記第２の多結晶シリコン上に第２の絶縁膜を形成
する工程と、フォトリソグラフィにより前記第１及び第
２の絶縁膜と前記第２の多結晶シリコンの一部を除去す
る工程と、前記第２の多結晶シリコンの一部にシリコン
酸化膜を形成する熱工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9552292A JPH05291174A (ja) | 1992-04-15 | 1992-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9552292A JPH05291174A (ja) | 1992-04-15 | 1992-04-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291174A true JPH05291174A (ja) | 1993-11-05 |
Family
ID=14139901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9552292A Pending JPH05291174A (ja) | 1992-04-15 | 1992-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291174A (ja) |
-
1992
- 1992-04-15 JP JP9552292A patent/JPH05291174A/ja active Pending
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