JPH10340953A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10340953A JPH10340953A JP15110897A JP15110897A JPH10340953A JP H10340953 A JPH10340953 A JP H10340953A JP 15110897 A JP15110897 A JP 15110897A JP 15110897 A JP15110897 A JP 15110897A JP H10340953 A JPH10340953 A JP H10340953A
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- wiring
- layer
- wiring layer
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Abstract
(57)【要約】
【課題】コンタクトホール形成での位置ズレに強く、拡
散層あるいは配線層間の接続が高い信頼性の下に行える
半導体装置を提供する。 【解決手段】半導体基板上に第１の層間絶縁膜を介して
配設された第１の配線層と、この第１の配線層上に第２
の層間絶縁膜を介して配設され、この第２の層間絶縁膜
の所定の領域に設けられるコンタクトホールを通して第
１の配線層に接続される第２の配線層とを有する半導体
装置において、上記コンタクトホールの形成領域の直下
であって上記第１の配線層の下層に絶縁層を介してエッ
チングストッパ層が形成される。ここで、エッチングス
トッパ層は所定のパターン形状に形成された導電体膜で
構成される。
散層あるいは配線層間の接続が高い信頼性の下に行える
半導体装置を提供する。 【解決手段】半導体基板上に第１の層間絶縁膜を介して
配設された第１の配線層と、この第１の配線層上に第２
の層間絶縁膜を介して配設され、この第２の層間絶縁膜
の所定の領域に設けられるコンタクトホールを通して第
１の配線層に接続される第２の配線層とを有する半導体
装置において、上記コンタクトホールの形成領域の直下
であって上記第１の配線層の下層に絶縁層を介してエッ
チングストッパ層が形成される。ここで、エッチングス
トッパ層は所定のパターン形状に形成された導電体膜で
構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に配線層の構造と配線層間を接続するためのコン
タクトホールの構造とに関する。
し、特に配線層の構造と配線層間を接続するためのコン
タクトホールの構造とに関する。
【０００２】
【従来の技術】半導体素子の構造の微細化及び高密度化
は依然として精力的に推し進められている。微細化につ
いては、現在では０．１８μｍ寸法で形成された半導体
素子が用いられ、この寸法を設計基準にした１ビガビッ
トＤＲＡＭ等の半導体装置が開発されている。
は依然として精力的に推し進められている。微細化につ
いては、現在では０．１８μｍ寸法で形成された半導体
素子が用いられ、この寸法を設計基準にした１ビガビッ
トＤＲＡＭ等の半導体装置が開発されている。
【０００３】また、高密度化については、微細化による
平面的な高密度化と共に半導体素子の３次元化による方
法が検討され、その中で一部は既に実用に供されてい
る。事実、電極配線の多層構造化あるいは拡散層の多重
構造化と共に、現在では半導体素子の中でキャパシタの
ような受動素子で実用化され、製品レベルの半導体装置
において具現化されている。そして現在ではこの３次元
化は、トランジスタ等の能動素子でも開発レベルで検討
されている。
平面的な高密度化と共に半導体素子の３次元化による方
法が検討され、その中で一部は既に実用に供されてい
る。事実、電極配線の多層構造化あるいは拡散層の多重
構造化と共に、現在では半導体素子の中でキャパシタの
ような受動素子で実用化され、製品レベルの半導体装置
において具現化されている。そして現在ではこの３次元
化は、トランジスタ等の能動素子でも開発レベルで検討
されている。
【０００４】このように微細化と３次元化は、半導体装
置の高集積化、高速化等による高性能化あるいは多機能
化にとって最も効果的な手法であり、今後の半導体装置
の製造にとって必須となっている。
置の高集積化、高速化等による高性能化あるいは多機能
化にとって最も効果的な手法であり、今後の半導体装置
の製造にとって必須となっている。
【０００５】一方で、このような微細化と３次元化に伴
い、フォトリソグラフィ工程でのマスク合わせ精度の向
上が必須になる。しかし、現在フォトリソグラフィ工程
で使用されている縮小投影露光装置（以下、ステッパと
いう）では、そのマスク合わせ精度の向上に限界があ
る。また、このような半導体装置の３次元化のために、
特に拡散層と配線間あるいは多層配線間の層間絶縁膜の
平坦性が悪くなる。この平坦性の劣化が配線層とコンタ
クトホールとの位置合わせ精度の向上を阻害する要因に
もなってきている。
い、フォトリソグラフィ工程でのマスク合わせ精度の向
上が必須になる。しかし、現在フォトリソグラフィ工程
で使用されている縮小投影露光装置（以下、ステッパと
いう）では、そのマスク合わせ精度の向上に限界があ
る。また、このような半導体装置の３次元化のために、
特に拡散層と配線間あるいは多層配線間の層間絶縁膜の
平坦性が悪くなる。この平坦性の劣化が配線層とコンタ
クトホールとの位置合わせ精度の向上を阻害する要因に
もなってきている。
【０００６】このコンタクトホールの従来の形成方法に
ついて、図４に基づいて説明する。図４は、このような
従来のコンタクトホールの形成方法を説明する模式的な
断面図である。
ついて、図４に基づいて説明する。図４は、このような
従来のコンタクトホールの形成方法を説明する模式的な
断面図である。
【０００７】図４（ａ）に示すように、シリコン基板１
０１上に例えば第１の層間絶縁膜１０２が形成される。
そして、第１の層間絶縁膜１０２の所定の領域に第１の
配線層１０３が形成される。ここで、このような第１の
配線層１０３は、フォトリソグラフィ技術とドライエッ
チング技術とでアルミ金属膜等の配線用の金属薄膜が加
工されて形成される。次に、この第１の配線層１０３が
第２の層間絶縁膜１０４で被覆される。そして、この第
２の層間絶縁膜１０４の所定の領域であって第１の配線
層に達するコンタクトホール１０５が、フォトリソグラ
フィ技術とドライエッチング技術でもって設けられる。
なお、このフォトリソグラフィ工程のステッパでのマス
ク合わせで、第１の配線層１０３とコンタクトホール１
０５との位置合わせがなされる。
０１上に例えば第１の層間絶縁膜１０２が形成される。
そして、第１の層間絶縁膜１０２の所定の領域に第１の
配線層１０３が形成される。ここで、このような第１の
配線層１０３は、フォトリソグラフィ技術とドライエッ
チング技術とでアルミ金属膜等の配線用の金属薄膜が加
工されて形成される。次に、この第１の配線層１０３が
第２の層間絶縁膜１０４で被覆される。そして、この第
２の層間絶縁膜１０４の所定の領域であって第１の配線
層に達するコンタクトホール１０５が、フォトリソグラ
フィ技術とドライエッチング技術でもって設けられる。
なお、このフォトリソグラフィ工程のステッパでのマス
ク合わせで、第１の配線層１０３とコンタクトホール１
０５との位置合わせがなされる。
【０００８】そして、第１の配線層１０３の形成と同様
にして第２の配線層１０６が形成される。この第２の配
線層１０６は、コンタクトホール１０５を通して第１の
配線層１０３に接続される。
にして第２の配線層１０６が形成される。この第２の配
線層１０６は、コンタクトホール１０５を通して第１の
配線層１０３に接続される。
【０００９】しかし、上記の配線層が微細化されると、
図４（ｂ）に示すようなことが生じやすくなる。すなわ
ち、図４（ａ）で説明したフォトリソグラフィ工程のス
テッパでのマスク合わせでその合わせ精度が良くない
と、コンタクトホール１０５のマスクパターンが第１の
配線層１０３のパターンに対し位置ズレする。そして、
コンタクトホール１０５の形成のためのドライエッチグ
工程で、第２の層間絶縁膜１０４のドライエッチング
後、上記の第１の配線層から位置ズレした部分から第１
の層間絶縁膜１０２がドライエッチングされようにな
る。そして、最悪の場合では、シリコン基板１０１表面
に達するコンタクトホール１０５ａが形成される。この
ために、第２の配線層１０６は、第１の配線層１０３と
ともにシリコン基板１０１に接続しショート（短絡）す
るようになる。そして、このように形成される半導体装
置は不良品になってしまう。
図４（ｂ）に示すようなことが生じやすくなる。すなわ
ち、図４（ａ）で説明したフォトリソグラフィ工程のス
テッパでのマスク合わせでその合わせ精度が良くない
と、コンタクトホール１０５のマスクパターンが第１の
配線層１０３のパターンに対し位置ズレする。そして、
コンタクトホール１０５の形成のためのドライエッチグ
工程で、第２の層間絶縁膜１０４のドライエッチング
後、上記の第１の配線層から位置ズレした部分から第１
の層間絶縁膜１０２がドライエッチングされようにな
る。そして、最悪の場合では、シリコン基板１０１表面
に達するコンタクトホール１０５ａが形成される。この
ために、第２の配線層１０６は、第１の配線層１０３と
ともにシリコン基板１０１に接続しショート（短絡）す
るようになる。そして、このように形成される半導体装
置は不良品になってしまう。
【００１０】このようなコンタクトホールの位置ズレに
よる配線層のショートを防止する方法が特開平４−２６
０３２８号公報に示されている。そこで、この従来の技
術について、図５に基づいて説明する。図５は、その製
造方法を示す工程順の断面図である。
よる配線層のショートを防止する方法が特開平４−２６
０３２８号公報に示されている。そこで、この従来の技
術について、図５に基づいて説明する。図５は、その製
造方法を示す工程順の断面図である。
【００１１】図５（ａ）に示すように、シリコンウエハ
２０１上に拡散層２０２が形成される。そして、ゲート
ＳｉＯ2 膜２０３とその上に近接してパターニングされ
たポリＳｉゲート電極２０４が形成される。さらに、こ
のポリＳｉゲート電極２０４上にＳｉＯ2 膜２０５が形
成され、全面に第１の層間絶縁膜２０６が堆積される。
そして、第１の層間絶縁膜２０６上に、コンタクトホー
ル用の孔２０７を有するポリＳｉ膜２０８が設けられ
る。
２０１上に拡散層２０２が形成される。そして、ゲート
ＳｉＯ2 膜２０３とその上に近接してパターニングされ
たポリＳｉゲート電極２０４が形成される。さらに、こ
のポリＳｉゲート電極２０４上にＳｉＯ2 膜２０５が形
成され、全面に第１の層間絶縁膜２０６が堆積される。
そして、第１の層間絶縁膜２０６上に、コンタクトホー
ル用の孔２０７を有するポリＳｉ膜２０８が設けられ
る。
【００１２】次に、図５（ｂ）に示すように、ポリＳｉ
膜２０８を覆って第２の層間絶縁膜２０９が堆積され
る。そして、図５（ｃ）に示すように、フォトレジスト
膜２１０をマスクにドライエッチングがなされる。ここ
で、ポリＳｉ膜２０８上の第２の層間絶縁膜２０９に第
２のコンタクトホール２１１が形成され、第１の層間絶
縁膜２０６に孔２０７を通り拡散層２０２に達する第１
のコンタクトホール２１２が形成される。
膜２０８を覆って第２の層間絶縁膜２０９が堆積され
る。そして、図５（ｃ）に示すように、フォトレジスト
膜２１０をマスクにドライエッチングがなされる。ここ
で、ポリＳｉ膜２０８上の第２の層間絶縁膜２０９に第
２のコンタクトホール２１１が形成され、第１の層間絶
縁膜２０６に孔２０７を通り拡散層２０２に達する第１
のコンタクトホール２１２が形成される。
【００１３】次に、図５（ｄ）に示すように、第１のコ
ンタクトホール２１２、第２のコンタクトホール２１１
に電極膜としてＡｌ膜が埋め込まれ、拡散層２０２に接
続するＡｌ電極２１３が形成される。
ンタクトホール２１２、第２のコンタクトホール２１１
に電極膜としてＡｌ膜が埋め込まれ、拡散層２０２に接
続するＡｌ電極２１３が形成される。
【００１４】この従来の技術では、ポリＳｉ膜２０８が
コンタクトホール形成においてエッチングストッパ層と
なる。このために、フォトレジスト膜２１０の形成工程
で位置ズレが生じてもポリＳｉ膜２０８がエッチングマ
スクになり、拡散層２０２のパターンからずれるコンタ
クトホールは形成されない。
コンタクトホール形成においてエッチングストッパ層と
なる。このために、フォトレジスト膜２１０の形成工程
で位置ズレが生じてもポリＳｉ膜２０８がエッチングマ
スクになり、拡散層２０２のパターンからずれるコンタ
クトホールは形成されない。
【００１５】
【発明が解決しようとする課題】しかし、上述した特開
平４−２６０３２８号公報に記載されている技術は、以
下のような３つの問題点を有している。すなわち、その
第１の問題点は、上記のようなポリＳｉ膜２０８の形成
時に位置ズレが生じる場合に所定の領域にコンタクトホ
ールが形成できなくなることである。つまり、拡散層２
０２と孔２０７のマスク合わせにズレがあると、拡散層
２０２と第１のコンタクトホール２１２に位置ズレが生
じてしまう。その第２の問題点は、ポリＳｉ膜２０８と
第２の層間絶縁膜があるために、コンタクトホールが必
要以上に深くなることである。第３の問題点は、製造工
程が非常に増加することである。この場合では、１個の
コンタクトホールを形成するために２度のフォトリソグ
ラフィ工程が必要になる。また、ポリＳｉ膜２０８の成
膜、ドライエッチングおよび第２の層間絶縁膜２０９形
成が余分に必要になる。
平４−２６０３２８号公報に記載されている技術は、以
下のような３つの問題点を有している。すなわち、その
第１の問題点は、上記のようなポリＳｉ膜２０８の形成
時に位置ズレが生じる場合に所定の領域にコンタクトホ
ールが形成できなくなることである。つまり、拡散層２
０２と孔２０７のマスク合わせにズレがあると、拡散層
２０２と第１のコンタクトホール２１２に位置ズレが生
じてしまう。その第２の問題点は、ポリＳｉ膜２０８と
第２の層間絶縁膜があるために、コンタクトホールが必
要以上に深くなることである。第３の問題点は、製造工
程が非常に増加することである。この場合では、１個の
コンタクトホールを形成するために２度のフォトリソグ
ラフィ工程が必要になる。また、ポリＳｉ膜２０８の成
膜、ドライエッチングおよび第２の層間絶縁膜２０９形
成が余分に必要になる。
【００１６】本発明の目的は、コンタクトホール形成で
の位置ズレに強く、拡散層あるいは配線層間の接続が高
い信頼性の下に行える半導体装置を提供することにあ
る。
の位置ズレに強く、拡散層あるいは配線層間の接続が高
い信頼性の下に行える半導体装置を提供することにあ
る。
【００１７】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上に第１の層間絶縁膜を介して
配設された第１の配線層と、前記第１の配線層上に第２
の層間絶縁膜を介して配設され、前記第２の層間絶縁膜
の所定の領域に設けられるコンタクトホールを通して前
記第１の配線層に接続される第２の配線層とを有する半
導体装置において、前記コンタクトホールの形成領域の
直下であって前記第１の配線層の下層に絶縁層を介して
エッチングストッパ層が形成されている。
体装置では、半導体基板上に第１の層間絶縁膜を介して
配設された第１の配線層と、前記第１の配線層上に第２
の層間絶縁膜を介して配設され、前記第２の層間絶縁膜
の所定の領域に設けられるコンタクトホールを通して前
記第１の配線層に接続される第２の配線層とを有する半
導体装置において、前記コンタクトホールの形成領域の
直下であって前記第１の配線層の下層に絶縁層を介して
エッチングストッパ層が形成されている。
【００１８】ここで、前記エッチングストッパ層は所定
のパターン形状に形成された導電体膜で形成されてい
る。あるいは、前記エッチングストッパ層はダミー配線
層で形成されている。さらには、前記エッチングストッ
パ層と前記第１の配線層とは、前記絶縁層に形成された
前記コンタクトホールとは異なるコンタクトホールを通
して電気的に接続されている。
のパターン形状に形成された導電体膜で形成されてい
る。あるいは、前記エッチングストッパ層はダミー配線
層で形成されている。さらには、前記エッチングストッ
パ層と前記第１の配線層とは、前記絶縁層に形成された
前記コンタクトホールとは異なるコンタクトホールを通
して電気的に接続されている。
【００１９】ここで、コンタクトホール形成時にコンタ
クトホールの位置ズレが生じ第１の配線層のパターンか
らはずれも、第１の配線層の下層に設けられたエッチン
グストッパ層でこのコンタクトホールの形成は停止する
ようになる。このために、従来の技術で説明したような
問題は皆無になる。
クトホールの位置ズレが生じ第１の配線層のパターンか
らはずれも、第１の配線層の下層に設けられたエッチン
グストッパ層でこのコンタクトホールの形成は停止する
ようになる。このために、従来の技術で説明したような
問題は皆無になる。
【００２０】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１に基づいて説明する。図１は本発明の半導体装置
の多層配線部の断面図である。図１に示すように、シリ
コン基板１上に第１の層間絶縁膜２が形成されている。
ここで、この第１の層間絶縁膜２は化学気相成長（ＣＶ
Ｄ）法で堆積される膜厚３００ｎｍ程度のシリコン酸化
膜である。そして、第１の層間絶縁膜２上にエッチング
ストッパ層として多結晶シリコン膜３が形成されてい
る。ここで、この多結晶シリコン膜３はＣＶＤ法で堆積
された膜厚１００ｎｍ程度の薄膜で形成され、そのパタ
ーンは短冊状に形成されている。
を図１に基づいて説明する。図１は本発明の半導体装置
の多層配線部の断面図である。図１に示すように、シリ
コン基板１上に第１の層間絶縁膜２が形成されている。
ここで、この第１の層間絶縁膜２は化学気相成長（ＣＶ
Ｄ）法で堆積される膜厚３００ｎｍ程度のシリコン酸化
膜である。そして、第１の層間絶縁膜２上にエッチング
ストッパ層として多結晶シリコン膜３が形成されてい
る。ここで、この多結晶シリコン膜３はＣＶＤ法で堆積
された膜厚１００ｎｍ程度の薄膜で形成され、そのパタ
ーンは短冊状に形成されている。
【００２１】そして、上記の多結晶シリコン膜３を覆っ
て第２の層間絶縁膜４が形成されている。ここで、第２
の層間絶縁膜４はＣＶＤ法で堆積される膜厚２００ｎｍ
程度のシリコン酸化膜である。この第２の層間絶縁膜４
上に第１の配線層としてＷＳｉ配線５が形成されてい
る。ここで、ＷＳｉ配線５は膜厚が１００ｎｍのタング
ステンシリサイド薄膜で形成される。
て第２の層間絶縁膜４が形成されている。ここで、第２
の層間絶縁膜４はＣＶＤ法で堆積される膜厚２００ｎｍ
程度のシリコン酸化膜である。この第２の層間絶縁膜４
上に第１の配線層としてＷＳｉ配線５が形成されてい
る。ここで、ＷＳｉ配線５は膜厚が１００ｎｍのタング
ステンシリサイド薄膜で形成される。
【００２２】そして、ＷＳｉ配線５を覆って膜厚３００
ｎｍ程度の第３の層間絶縁膜６が形成され、この第３の
層間絶縁膜６にコンタクトホール７が形成される。ここ
で、コンタクトホール７の形成のためのフォトリソグラ
フィ工程でマスク合わせのズレが生じても、短冊状の多
結晶シリコン膜３がエッチングストッパとなり第１の層
間絶縁膜にコンタクトホールが形成されることがない。
しかし、第２の層間絶縁膜４にはコンタクトホールが形
成される。
ｎｍ程度の第３の層間絶縁膜６が形成され、この第３の
層間絶縁膜６にコンタクトホール７が形成される。ここ
で、コンタクトホール７の形成のためのフォトリソグラ
フィ工程でマスク合わせのズレが生じても、短冊状の多
結晶シリコン膜３がエッチングストッパとなり第１の層
間絶縁膜にコンタクトホールが形成されることがない。
しかし、第２の層間絶縁膜４にはコンタクトホールが形
成される。
【００２３】さらに、第２の配線層としてＡｌ配線８が
形成されている。ここで、Ａｌ配線８は膜厚７００ｎｍ
程度のアルミ薄膜である。そして、Ａｌ配線８はコンタ
クトホール７を通してＷＳｉ配線５に接続される。な
お、上記のようなマスク合わせのズレがあるとＡｌ配線
８は多結晶シリコン膜３と接続されるが、シリコン基板
１に接続されることはない。ここで、多結晶シリコン膜
３は他には全く接続されていないため何ら不都合な問題
は生じない。
形成されている。ここで、Ａｌ配線８は膜厚７００ｎｍ
程度のアルミ薄膜である。そして、Ａｌ配線８はコンタ
クトホール７を通してＷＳｉ配線５に接続される。な
お、上記のようなマスク合わせのズレがあるとＡｌ配線
８は多結晶シリコン膜３と接続されるが、シリコン基板
１に接続されることはない。ここで、多結晶シリコン膜
３は他には全く接続されていないため何ら不都合な問題
は生じない。
【００２４】次に、本発明の第２の実施の形態を図２に
基づいて説明する。図２は本発明の半導体装置の多層配
線部の断面図である。図２に示すように、第１の実施の
形態と同様にシリコン基板１上に第１の層間絶縁膜２が
形成されている。ここで、この第１の層間絶縁膜２はＣ
ＶＤ法で堆積される膜厚５００ｎｍ程度のシリコン酸化
膜である。そして、第１の層間絶縁膜２上に多結晶シリ
コン膜３ａが形成されている。ここで、この多結晶シリ
コン膜３ａはＣＶＤ法で堆積された膜厚２００ｎｍ程度
の薄膜で形成され、そのパターンは短冊状に形成されて
いる。なお、この多結晶シリコン膜３ａには高濃度のリ
ン不純物が導入されており導電体膜となっている。
基づいて説明する。図２は本発明の半導体装置の多層配
線部の断面図である。図２に示すように、第１の実施の
形態と同様にシリコン基板１上に第１の層間絶縁膜２が
形成されている。ここで、この第１の層間絶縁膜２はＣ
ＶＤ法で堆積される膜厚５００ｎｍ程度のシリコン酸化
膜である。そして、第１の層間絶縁膜２上に多結晶シリ
コン膜３ａが形成されている。ここで、この多結晶シリ
コン膜３ａはＣＶＤ法で堆積された膜厚２００ｎｍ程度
の薄膜で形成され、そのパターンは短冊状に形成されて
いる。なお、この多結晶シリコン膜３ａには高濃度のリ
ン不純物が導入されており導電体膜となっている。
【００２５】そして、上記の多結晶シリコン膜３ａを覆
って第２の層間絶縁膜４が形成されている。ここで、第
２の層間絶縁膜４はＣＶＤ法で堆積される膜厚５０ｎｍ
程度のシリコン酸化膜である。さらに、この第２の層間
絶縁膜４には予備コンタクトホール９が形成されてい
る。そして、この第２の層間絶縁膜４上に第１の配線層
としてＷＳｉ配線５が、上記の多結晶シリコン膜３ａに
接続するように形成されている。また、同層にはＷＳｉ
配線５ａが形成されている。ここで、ＷＳｉ配線５ある
いは５ａは膜厚は１００ｎｍのタングステンシリサイド
薄膜で形成されるものとする。
って第２の層間絶縁膜４が形成されている。ここで、第
２の層間絶縁膜４はＣＶＤ法で堆積される膜厚５０ｎｍ
程度のシリコン酸化膜である。さらに、この第２の層間
絶縁膜４には予備コンタクトホール９が形成されてい
る。そして、この第２の層間絶縁膜４上に第１の配線層
としてＷＳｉ配線５が、上記の多結晶シリコン膜３ａに
接続するように形成されている。また、同層にはＷＳｉ
配線５ａが形成されている。ここで、ＷＳｉ配線５ある
いは５ａは膜厚は１００ｎｍのタングステンシリサイド
薄膜で形成されるものとする。
【００２６】そして、ＷＳｉ配線５および５ａを覆って
第３の層間絶縁膜６が形成され、この第３の層間絶縁膜
６にコンタクトホール７が形成される。ここで、第１の
実施の形態と同じように、コンタクトホール７の形成の
ためのフォトリソグラフィ工程でマスク合わせのズレが
生じても、短冊状の多結晶シリコン膜３ａがエッチング
ストッパとなり第１の層間絶縁膜２にコンタクトホール
が形成されることはない。しかし、第２の層間絶縁膜４
にはコンタクトホールが形成される。
第３の層間絶縁膜６が形成され、この第３の層間絶縁膜
６にコンタクトホール７が形成される。ここで、第１の
実施の形態と同じように、コンタクトホール７の形成の
ためのフォトリソグラフィ工程でマスク合わせのズレが
生じても、短冊状の多結晶シリコン膜３ａがエッチング
ストッパとなり第１の層間絶縁膜２にコンタクトホール
が形成されることはない。しかし、第２の層間絶縁膜４
にはコンタクトホールが形成される。
【００２７】さらに、第２の配線層としてＡｌ配線８が
形成されている。ここで、Ａｌ配線８は膜厚７００ｎｍ
程度のアルミ薄膜である。そして、Ａｌ配線８はコンタ
クトホール７を通してＷＳｉ配線５に接続される。な
お、上記のような位置ズレがあるとＡｌ配線８は多結晶
シリコン膜３ａと接続されるが、シリコン基板１に接続
されることはない。
形成されている。ここで、Ａｌ配線８は膜厚７００ｎｍ
程度のアルミ薄膜である。そして、Ａｌ配線８はコンタ
クトホール７を通してＷＳｉ配線５に接続される。な
お、上記のような位置ズレがあるとＡｌ配線８は多結晶
シリコン膜３ａと接続されるが、シリコン基板１に接続
されることはない。
【００２８】ここで、多結晶シリコン膜３ａは第１の配
線層であるＷＳｉ配線５に接続されている。しかも、多
結晶シリコン膜３ａは導電体膜となっている。図２に示
したように、コンタクトホールの位置ズレがあってＡｌ
配線８とＷＳｉ配線５とのコンタクトホール７を介した
接触面積が小さくなっても、Ａｌ配線８は多結晶シリコ
ン膜３ａを通してＷＳｉ配線５に接続されるために、Ａ
ｌ配線８とＷＳｉ配線５との接続抵抗が増加することは
ない。
線層であるＷＳｉ配線５に接続されている。しかも、多
結晶シリコン膜３ａは導電体膜となっている。図２に示
したように、コンタクトホールの位置ズレがあってＡｌ
配線８とＷＳｉ配線５とのコンタクトホール７を介した
接触面積が小さくなっても、Ａｌ配線８は多結晶シリコ
ン膜３ａを通してＷＳｉ配線５に接続されるために、Ａ
ｌ配線８とＷＳｉ配線５との接続抵抗が増加することは
ない。
【００２９】次に、本発明の第３の実施の形態を図３に
基づいて説明する。図３は本発明の半導体装置の多層配
線部の断面図である。図３に示すように、シリコン基板
１上に選択的に素子分離絶縁膜１０が形成されている。
そして、シリコン基板１上の他の領域にゲート絶縁膜１
１が形成され、このゲート絶縁膜１１上にゲート電極１
２が形成されている。そして、素子分離絶縁膜１０上で
あってゲート電極１２と同一の層にエッチングストッパ
層としてダミーゲート電極１２ａが形成されている。さ
らに、ＭＯＳトランジスタのソース・ドレイン領域とな
る拡散層１３が形成されている。ここで、ゲート電極１
２およびダミーゲート電極１２ａはタングステンポリサ
イド膜等の低抵抗の導電体膜で形成される。
基づいて説明する。図３は本発明の半導体装置の多層配
線部の断面図である。図３に示すように、シリコン基板
１上に選択的に素子分離絶縁膜１０が形成されている。
そして、シリコン基板１上の他の領域にゲート絶縁膜１
１が形成され、このゲート絶縁膜１１上にゲート電極１
２が形成されている。そして、素子分離絶縁膜１０上で
あってゲート電極１２と同一の層にエッチングストッパ
層としてダミーゲート電極１２ａが形成されている。さ
らに、ＭＯＳトランジスタのソース・ドレイン領域とな
る拡散層１３が形成されている。ここで、ゲート電極１
２およびダミーゲート電極１２ａはタングステンポリサ
イド膜等の低抵抗の導電体膜で形成される。
【００３０】これより上層は第１の実施の形態で説明し
たのと同様である。すなわち、上記のゲート電極１２お
よびダミーゲート電極１２ａを覆って第２の層間絶縁膜
４が形成されている。ここで、第２の層間絶縁膜４はＣ
ＶＤ法で堆積される膜厚５００ｎｍ程度のシリコン酸化
膜である。この第２の層間絶縁膜４上に第１の配線層と
してＷＳｉ配線５が形成されている。ここで、ＷＳｉ配
線５は膜厚が１００ｎｍのタングステンシリサイド薄膜
で形成される。
たのと同様である。すなわち、上記のゲート電極１２お
よびダミーゲート電極１２ａを覆って第２の層間絶縁膜
４が形成されている。ここで、第２の層間絶縁膜４はＣ
ＶＤ法で堆積される膜厚５００ｎｍ程度のシリコン酸化
膜である。この第２の層間絶縁膜４上に第１の配線層と
してＷＳｉ配線５が形成されている。ここで、ＷＳｉ配
線５は膜厚が１００ｎｍのタングステンシリサイド薄膜
で形成される。
【００３１】そして、ＷＳｉ配線５を覆って膜厚５００
ｎｍ程度の第３の層間絶縁膜６が形成され、この第３の
層間絶縁膜６にコンタクトホール７が形成される。ここ
で、コンタクトホール７の形成のためのフォトリソグラ
フィ工程でマスク合わせのズレが生じても、ダミーゲー
ト電極１２ａがエッチングストッパとなり素子分離絶縁
膜１０にコンタクトホールが形成されることがない。
ｎｍ程度の第３の層間絶縁膜６が形成され、この第３の
層間絶縁膜６にコンタクトホール７が形成される。ここ
で、コンタクトホール７の形成のためのフォトリソグラ
フィ工程でマスク合わせのズレが生じても、ダミーゲー
ト電極１２ａがエッチングストッパとなり素子分離絶縁
膜１０にコンタクトホールが形成されることがない。
【００３２】さらに、第２の配線層としてＡｌ配線８が
形成されている。ここで、Ａｌ配線８は膜厚１０００ｎ
ｍ程度のアルミ薄膜である。そして、Ａｌ配線８はコン
タクトホール７を通してＷＳｉ配線５に接続される。な
お、上記のような位置ズレがあるとＡｌ配線８はダミー
ゲート電極１２ａと接続されるが、シリコン基板１に接
続されることはない。ここで、ダミーゲート電極１２ａ
は他には全く接続されていないため何ら不都合な問題が
生じることはない。
形成されている。ここで、Ａｌ配線８は膜厚１０００ｎ
ｍ程度のアルミ薄膜である。そして、Ａｌ配線８はコン
タクトホール７を通してＷＳｉ配線５に接続される。な
お、上記のような位置ズレがあるとＡｌ配線８はダミー
ゲート電極１２ａと接続されるが、シリコン基板１に接
続されることはない。ここで、ダミーゲート電極１２ａ
は他には全く接続されていないため何ら不都合な問題が
生じることはない。
【００３３】
【発明の効果】本発明の半導体装置では、半導体基板上
に第１の層間絶縁膜を介して配設された第１の配線層
と、この第１の配線層上に第２の層間絶縁膜を介して配
設され、そして第２の層間絶縁膜の所定の領域に設けら
れるコンタクトホールを通して上記第１の配線層に接続
される第２の配線層とを有する半導体装置において、上
記のコンタクトホールの形成領域の直下であって第１の
配線層の下層に絶縁層を介してエッチングストッパ層が
形成されている。ここで、エッチングストッパ層は所定
のパターン形状に形成された導電体膜で形成されてい
る。
に第１の層間絶縁膜を介して配設された第１の配線層
と、この第１の配線層上に第２の層間絶縁膜を介して配
設され、そして第２の層間絶縁膜の所定の領域に設けら
れるコンタクトホールを通して上記第１の配線層に接続
される第２の配線層とを有する半導体装置において、上
記のコンタクトホールの形成領域の直下であって第１の
配線層の下層に絶縁層を介してエッチングストッパ層が
形成されている。ここで、エッチングストッパ層は所定
のパターン形状に形成された導電体膜で形成されてい
る。
【００３４】上述したようにフォトリソグラフィ工程の
マスク合わせでコンタクトホールと第１の配線層との間
でマスク合わせのズレが生じても、コンタクトホール形
成のためのドライエッチング工程で下層の層間絶縁膜が
エッチングされることはない。これは、エッチングスト
ッパ層が上記のエッチングの進行を防止するようになる
からである。
マスク合わせでコンタクトホールと第１の配線層との間
でマスク合わせのズレが生じても、コンタクトホール形
成のためのドライエッチング工程で下層の層間絶縁膜が
エッチングされることはない。これは、エッチングスト
ッパ層が上記のエッチングの進行を防止するようになる
からである。
【００３５】また、本発明ではエッチングストッパ層と
第１の配線層間の絶縁層は薄くできる。このために、コ
ンタクトホールが必要以上に深くなることはなくなる。
第１の配線層間の絶縁層は薄くできる。このために、コ
ンタクトホールが必要以上に深くなることはなくなる。
【００３６】また、本発明ではエッチングストッパ層
は、ダミーゲート電極のように第１の配線層下に形成さ
れるダミー配線層で構成できる。このために、半導体装
置の製造工程は従来の技術のように増加することは無く
なる。
は、ダミーゲート電極のように第１の配線層下に形成さ
れるダミー配線層で構成できる。このために、半導体装
置の製造工程は従来の技術のように増加することは無く
なる。
【００３７】このようにして、本発明によりコンタクト
ホール形成での配線層との位置ズレが非常に強くなり、
拡散層あるいは配線層間の接続が簡便な手法でもって高
い信頼性の下に行えるようになる。
ホール形成での配線層との位置ズレが非常に強くなり、
拡散層あるいは配線層間の接続が簡便な手法でもって高
い信頼性の下に行えるようになる。
【図１】本発明の第１の実施の形態を説明するための多
層配線部の断面図である。
層配線部の断面図である。
【図２】本発明の第２の実施の形態を説明するための多
層配線部の断面図である。
層配線部の断面図である。
【図３】本発明の第３の実施の形態を説明するための多
層配線部の断面図である。
層配線部の断面図である。
【図４】従来の技術を説明するための模式的断面図であ
る。
る。
【図５】従来の技術を説明するための製造工程順の断面
図である。
図である。
１，１０１ シリコン基板 ２，１０２，２０６ 第１の層間絶縁膜 ３，３ａ 多結晶シリコン膜 ４，１０４，２０９ 第２の層間絶縁膜 ５，５ａ ＷＳｉ配線 ６ 第３の層間絶縁膜 ７，１０５，１０５ａ コンタクトホール ８ Ａｌ配線 ９ 予備コンタクトホール １０ 素子分離絶縁膜 １１ ゲート絶縁膜 １２ ゲート電極 １２ａ ダミーゲート電極 １３，２０２ 拡散層 １０３ 第１の配線層 １０６ 第２の配線層 ２０１ シリコンウエハ ２０３ ゲートＳｉＯ2 膜 ２０４ ポリＳｉゲート電極 ２０５ ＳｉＯ2 膜 ２０７ 孔 ２０８ ポリＳｉ膜 ２１０ フォトレジスト膜 ２１１ 第２のコンタクトホール ２１２ 第１のコンタクトホール ２１３ Ａｌ電極
Claims (4)
- 【請求項１】 半導体基板上に第１の層間絶縁膜を介し
て配設された第１の配線層と、前記第１の配線層上に第
２の層間絶縁膜を介して配設され、前記第２の層間絶縁
膜の所定の領域に設けられるコンタクトホールを通して
前記第１の配線層に接続される第２の配線層とを有する
半導体装置において、前記コンタクトホールの形成領域
の直下であって前記第１の配線層の下層に絶縁層を介し
てエッチングストッパ層が形成されていることを特徴と
する半導体装置。 - 【請求項２】 前記エッチングストッパ層が所定のパタ
ーン形状に形成された導電体膜で形成されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記エッチングストッパ層がダミー配線
層で形成されていることを特徴とする請求項２記載の半
導体装置。 - 【請求項４】 前記エッチングストッパ層と前記第１の
配線層とが、前記絶縁層に形成された前記コンタクトホ
ールとは異なるコンタクトホールを通して電気的に接続
されていることを特徴とする請求項２または請求項３記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15110897A JPH10340953A (ja) | 1997-06-09 | 1997-06-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15110897A JPH10340953A (ja) | 1997-06-09 | 1997-06-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340953A true JPH10340953A (ja) | 1998-12-22 |
Family
ID=15511535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15110897A Pending JPH10340953A (ja) | 1997-06-09 | 1997-06-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10340953A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340844B1 (en) | 2000-01-12 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having improved contact hole structure, and method of manufacturing the same |
| US6909487B2 (en) | 2002-05-22 | 2005-06-21 | Seiko Epson Corporation | Electro-optical device and semiconductor device |
| US7564135B2 (en) | 2006-01-23 | 2009-07-21 | Samsung Electronics Co., Ltd. | Semiconductor device having self-aligned contact and method of fabricating the same |
| JP2010212535A (ja) * | 2009-03-12 | 2010-09-24 | Sony Corp | 固体撮像装置とその製造方法および撮像装置 |
| JP2011191425A (ja) * | 2010-03-12 | 2011-09-29 | Casio Computer Co Ltd | 表示装置用アレイ基板及びその製造方法 |
-
1997
- 1997-06-09 JP JP15110897A patent/JPH10340953A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340844B1 (en) | 2000-01-12 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having improved contact hole structure, and method of manufacturing the same |
| US6686269B2 (en) | 2000-01-12 | 2004-02-03 | Renesas Technology Corp. | Semiconductor device having improved contact hole structure, and method of manufacturing the same |
| US6909487B2 (en) | 2002-05-22 | 2005-06-21 | Seiko Epson Corporation | Electro-optical device and semiconductor device |
| US7564135B2 (en) | 2006-01-23 | 2009-07-21 | Samsung Electronics Co., Ltd. | Semiconductor device having self-aligned contact and method of fabricating the same |
| JP2010212535A (ja) * | 2009-03-12 | 2010-09-24 | Sony Corp | 固体撮像装置とその製造方法および撮像装置 |
| JP2011191425A (ja) * | 2010-03-12 | 2011-09-29 | Casio Computer Co Ltd | 表示装置用アレイ基板及びその製造方法 |
| US8625040B2 (en) | 2010-03-12 | 2014-01-07 | Casio Computer Co., Ltd. | Array substrate for use in displays, and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000201 |