JPH0541454A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0541454A JPH0541454A JP19635391A JP19635391A JPH0541454A JP H0541454 A JPH0541454 A JP H0541454A JP 19635391 A JP19635391 A JP 19635391A JP 19635391 A JP19635391 A JP 19635391A JP H0541454 A JPH0541454 A JP H0541454A
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- Japan
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- electrode
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 2
- 229920000136 polysorbate Polymers 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 19
- 150000004767 nitrides Chemical class 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】素子分離領域上での配線間の接続において、接
続の為のコンタクトと下層電極とのずれにより各電極が
シリコン基板と接続され、製造歩留を低下させることを
防ぐ。 【構成】半導体装置の素子分離領域となる厚い酸化ケイ
素膜２の上を窒化ケイ素膜３が覆っている。 【効果】下層電極とコンタクトがずれた場合でも、コン
タクト形成の為の酸化膜エッチングが窒化ケイ素膜のと
ころで止まり、上層電極，下層電極がシリコン基板と接
続される事がない。これによりコンタクトと下部電極の
ずれによる製造歩留の低下を防ぐことができる。
続の為のコンタクトと下層電極とのずれにより各電極が
シリコン基板と接続され、製造歩留を低下させることを
防ぐ。 【構成】半導体装置の素子分離領域となる厚い酸化ケイ
素膜２の上を窒化ケイ素膜３が覆っている。 【効果】下層電極とコンタクトがずれた場合でも、コン
タクト形成の為の酸化膜エッチングが窒化ケイ素膜のと
ころで止まり、上層電極，下層電極がシリコン基板と接
続される事がない。これによりコンタクトと下部電極の
ずれによる製造歩留の低下を防ぐことができる。
Description
【０００１】
【産業上の利用分野】本発明は多層電極を有する半導体
装置に関し、特に素子分離領域に関する。
装置に関し、特に素子分離領域に関する。
【０００２】
【従来の技術】従来の半導体装置を図２を用いて説明す
る。従来の半導体の素子分離領域は、シリコン基板１の
選択酸化による厚い酸化ケイ素膜（以下酸化膜と称す）
２で形成されていた。そして図２（ａ）に示すように、
まず、下層の電極４が形成され、次に酸化膜により、そ
の上層との層間絶縁膜５が形成されていた。そして図２
（ｂ）に示す様に素子分離領域上で下層の電極４と上層
の電極６を接続するコンタクトが形成され、その上に上
層の電極６が形成され図２（ｃ）となる。
る。従来の半導体の素子分離領域は、シリコン基板１の
選択酸化による厚い酸化ケイ素膜（以下酸化膜と称す）
２で形成されていた。そして図２（ａ）に示すように、
まず、下層の電極４が形成され、次に酸化膜により、そ
の上層との層間絶縁膜５が形成されていた。そして図２
（ｂ）に示す様に素子分離領域上で下層の電極４と上層
の電極６を接続するコンタクトが形成され、その上に上
層の電極６が形成され図２（ｃ）となる。
【０００３】
【発明が解決しようとする課題】この従来の素子分離領
域上で上層電極と下層電極とを接続するコンタクトを形
成する時に、上層電極と下層電極の間の層間絶縁膜と素
子分離領域となる厚い絶縁膜が同じ酸化膜である為、コ
ンタクト形成の為のマスクとなるフォトレジストと下層
電極にズレが生じた場合や、コンタクト形成の為の酸化
膜のエッチングが過剰になった場合にコンタクトがシリ
コン基板にまで達してしまい図４に示す様に上層電極及
び下層電極がシリコン基板と接続されてしまい、製造歩
留の低下を引き起こす問題点があった。
域上で上層電極と下層電極とを接続するコンタクトを形
成する時に、上層電極と下層電極の間の層間絶縁膜と素
子分離領域となる厚い絶縁膜が同じ酸化膜である為、コ
ンタクト形成の為のマスクとなるフォトレジストと下層
電極にズレが生じた場合や、コンタクト形成の為の酸化
膜のエッチングが過剰になった場合にコンタクトがシリ
コン基板にまで達してしまい図４に示す様に上層電極及
び下層電極がシリコン基板と接続されてしまい、製造歩
留の低下を引き起こす問題点があった。
【０００４】本発明の目的は、素子分離領域上での配線
間の接続において、接続のためのコンタクトと下層電極
とのずれにより各電極がシリコン基板と接続されること
を防ぎ、製造歩留を向上させることが出来る半導体装置
を提供することにある。
間の接続において、接続のためのコンタクトと下層電極
とのずれにより各電極がシリコン基板と接続されること
を防ぎ、製造歩留を向上させることが出来る半導体装置
を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は素
子分離領域において素子分離領域となる厚い酸化膜上に
窒化ケイ素膜（以下窒化膜と称す）が形成されている。
子分離領域において素子分離領域となる厚い酸化膜上に
窒化ケイ素膜（以下窒化膜と称す）が形成されている。
【０００６】
【実施例】次に本発明を図面を参照して説明する。図１
は本発明の一実施例およびその製造方法を説明するため
に工程順に示した半導体素子の断面図である。まず図１
（ａ）に示す様にシリコン基板１の選択酸化により素子
分離領域となる厚い酸化膜２を形成し、その上に窒化膜
層３を形成する。次にフォトリソグラフィ技術を用いて
窒化膜を選択的にエッチングして図１（ｂ）の様に窒化
膜３を素子分離領域上にのみ残す。その後図１（ｃ）に
示す様に、下層の電極４と上層の電極との間の層間酸化
膜５を形成後、上層の電極６と下層の電極４を接続する
為のコンタクトをフォトレジストをマスクとして層間酸
化膜５を選択的にエッチングして形成する。そしてその
上に上層電極６を形成すると図１（ｄ）に示す一実施例
が完成する。
は本発明の一実施例およびその製造方法を説明するため
に工程順に示した半導体素子の断面図である。まず図１
（ａ）に示す様にシリコン基板１の選択酸化により素子
分離領域となる厚い酸化膜２を形成し、その上に窒化膜
層３を形成する。次にフォトリソグラフィ技術を用いて
窒化膜を選択的にエッチングして図１（ｂ）の様に窒化
膜３を素子分離領域上にのみ残す。その後図１（ｃ）に
示す様に、下層の電極４と上層の電極との間の層間酸化
膜５を形成後、上層の電極６と下層の電極４を接続する
為のコンタクトをフォトレジストをマスクとして層間酸
化膜５を選択的にエッチングして形成する。そしてその
上に上層電極６を形成すると図１（ｄ）に示す一実施例
が完成する。
【０００７】
【発明の効果】以上説明した様に、本発明は素子分離領
域となる厚い酸化膜上を窒化膜で覆っているので、図３
に示す様に下層電極とコンタクトがずれた場合でもコン
タクト形成の為の酸化膜エッチングが窒化膜のところで
止まり上層電極，下層電極がシリコン基板と接続される
事がない。これにより、コンタクトと下層電極のずれに
よる製造歩留の低下を防ぐという効果を有する。
域となる厚い酸化膜上を窒化膜で覆っているので、図３
に示す様に下層電極とコンタクトがずれた場合でもコン
タクト形成の為の酸化膜エッチングが窒化膜のところで
止まり上層電極，下層電極がシリコン基板と接続される
事がない。これにより、コンタクトと下層電極のずれに
よる製造歩留の低下を防ぐという効果を有する。
【図１】本発明の一実施例およびその製造方法を説明す
るために工程順に示した半導体素子の断面図である。
るために工程順に示した半導体素子の断面図である。
【図２】従来の半導体素子および製造方法を説明するた
めに工程順に示した半導体素子の一例の断面図である。
めに工程順に示した半導体素子の一例の断面図である。
【図３】本発明の一実施例で下層電極とコンタクトがず
れた場合の断面図である。
れた場合の断面図である。
【図４】従来の半導体素子で下層電極とコンタクトがず
れた場合の断面図である。
れた場合の断面図である。
１ 半導体基板 ２ 厚い酸化ケイ素膜 ３ 窒化ケイ素膜 ４ 下層電極 ５ 層間酸化ケイ素膜 ６ 上層電極
Claims (1)
- 【請求項１】 多層電極を有する半導体装置の素子分離
領域において、前記素子分離領域となる厚い酸化ケイ素
膜上を窒化ケイ素膜が覆っている事を特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19635391A JPH0541454A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19635391A JPH0541454A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541454A true JPH0541454A (ja) | 1993-02-19 |
Family
ID=16356433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19635391A Pending JPH0541454A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541454A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07115128A (ja) * | 1993-10-15 | 1995-05-02 | Nippondenso Co Ltd | 絶縁物分離半導体装置 |
| KR100244272B1 (ko) * | 1997-04-17 | 2000-03-02 | 김영환 | 반도체소자의 격리막 형성방법 |
-
1991
- 1991-08-06 JP JP19635391A patent/JPH0541454A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07115128A (ja) * | 1993-10-15 | 1995-05-02 | Nippondenso Co Ltd | 絶縁物分離半導体装置 |
| KR100244272B1 (ko) * | 1997-04-17 | 2000-03-02 | 김영환 | 반도체소자의 격리막 형성방법 |
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