JPH05291343A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05291343A JPH05291343A JP4090719A JP9071992A JPH05291343A JP H05291343 A JPH05291343 A JP H05291343A JP 4090719 A JP4090719 A JP 4090719A JP 9071992 A JP9071992 A JP 9071992A JP H05291343 A JPH05291343 A JP H05291343A
- Authority
- JP
- Japan
- Prior art keywords
- barrier metal
- metal layer
- layer
- oxide film
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/425—Barrier, adhesion or liner layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/923—Bond pads having multiple stacked layers
- H10W72/9232—Bond pads having multiple stacked layers with additional elements interposed between layers
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ボンディング時、ボンディングパッド下部の
バリアメタル層の剥離が生じない半導体装置を提供する
ことを目的とする。 【構成】 半導体基板１上にフィールド酸化膜６を設
け、このフィールド酸化膜６上にゲート電極材料から成
る導電層１５とバリアメタル層１８を接続するように構
成する。
バリアメタル層の剥離が生じない半導体装置を提供する
ことを目的とする。 【構成】 半導体基板１上にフィールド酸化膜６を設
け、このフィールド酸化膜６上にゲート電極材料から成
る導電層１５とバリアメタル層１８を接続するように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置、特
にボンディングパッド部の構造に関する。
にボンディングパッド部の構造に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法を図４を用
いて説明する。
いて説明する。
【０００３】図４（ａ）に示すように、１０１は半導体
基板、１０２，１０３は該半導体基板と反対の導電性す
る拡散層、１０４，１０５は同様の拡散層であるが、ト
ランジスタのホットキャリア耐性を高めるためＬＤＤ構
造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）の一部
を成す薄い濃度の拡散層である、１０６，１０７は能動
領域を分離するための厚いフィールド酸化膜、１０８，
１０９は分離特性を高めるための半導体基板１０１と同
一の導電性を有する高い濃度のチャンネルストップ層、
１１０はＭＯＳトランジスタの一部を構成する薄いゲー
ト絶縁膜、１１１は同様にＭＯＳトランジスタの一部を
構成するゲート電極金属であり通常、多結晶Ｓｉ膜，高
融点金属膜等が用いられる、１１２，１１３はＬＤＤ構
造を得るための電極側壁部に形成された側壁酸化膜であ
る。次に、図４（ｂ）に示す様に全面に絶縁膜１１４を
形成する。通常絶縁膜としては燐もしくは、ボロンを含
有するＣＶＤ酸化膜が用いられる。この後図４（ｃ）に
示す様に拡散層１０２，１０３に達する様、開孔部１１
５，１１６が絶縁膜中に形成される。更に開孔部形成
後、障壁材料（以後バリアメタルと略す）１１７が開孔
部１１５，１１６を含む絶縁膜１１４全面上に形成され
る。バリアメタルは開孔部の微細化に伴い懸念される固
相エピタキシャル成長の発生を防止するためのものであ
り、デザインルール１μｍ以下の半導体集積回路では一
般的に成りつつある。材料としてはＭｏＳｉX ，ＷＳｉ
X 等の高融点金属系とＴｉＮが一般的であり、高融点金
属系ではスパッタ蒸着法，ＴｉＮについてはＴｉの窒化
法もしくは反応性スパッタが用いられる。次に図４
（ｄ）に示す様にバリアメタル１１７形成後全面にＡｌ
系金属を堆積せしめ、公知のホトリソ，エッチング技術
により拡散層１０２，１０３よりの引き出し配線層１１
８，１１９を形成する。この後図４（ｅ）に示す様に半
導体集積回路を外部からの雰囲気や、機械的損傷から保
護するための絶縁膜が形成され、Ａｌ配線が露出された
ボンディングパッド１２２が得られる様、絶縁膜１２
０，１２１がパターニングされる。
基板、１０２，１０３は該半導体基板と反対の導電性す
る拡散層、１０４，１０５は同様の拡散層であるが、ト
ランジスタのホットキャリア耐性を高めるためＬＤＤ構
造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）の一部
を成す薄い濃度の拡散層である、１０６，１０７は能動
領域を分離するための厚いフィールド酸化膜、１０８，
１０９は分離特性を高めるための半導体基板１０１と同
一の導電性を有する高い濃度のチャンネルストップ層、
１１０はＭＯＳトランジスタの一部を構成する薄いゲー
ト絶縁膜、１１１は同様にＭＯＳトランジスタの一部を
構成するゲート電極金属であり通常、多結晶Ｓｉ膜，高
融点金属膜等が用いられる、１１２，１１３はＬＤＤ構
造を得るための電極側壁部に形成された側壁酸化膜であ
る。次に、図４（ｂ）に示す様に全面に絶縁膜１１４を
形成する。通常絶縁膜としては燐もしくは、ボロンを含
有するＣＶＤ酸化膜が用いられる。この後図４（ｃ）に
示す様に拡散層１０２，１０３に達する様、開孔部１１
５，１１６が絶縁膜中に形成される。更に開孔部形成
後、障壁材料（以後バリアメタルと略す）１１７が開孔
部１１５，１１６を含む絶縁膜１１４全面上に形成され
る。バリアメタルは開孔部の微細化に伴い懸念される固
相エピタキシャル成長の発生を防止するためのものであ
り、デザインルール１μｍ以下の半導体集積回路では一
般的に成りつつある。材料としてはＭｏＳｉX ，ＷＳｉ
X 等の高融点金属系とＴｉＮが一般的であり、高融点金
属系ではスパッタ蒸着法，ＴｉＮについてはＴｉの窒化
法もしくは反応性スパッタが用いられる。次に図４
（ｄ）に示す様にバリアメタル１１７形成後全面にＡｌ
系金属を堆積せしめ、公知のホトリソ，エッチング技術
により拡散層１０２，１０３よりの引き出し配線層１１
８，１１９を形成する。この後図４（ｅ）に示す様に半
導体集積回路を外部からの雰囲気や、機械的損傷から保
護するための絶縁膜が形成され、Ａｌ配線が露出された
ボンディングパッド１２２が得られる様、絶縁膜１２
０，１２１がパターニングされる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法では、半導体集積回路の微細化が
進む中で、バリアメタル層の導入は、不可欠な技術とな
っているが、バリアメタル層として特に、ＴｉＮ，Ｔｉ
Ｗ，Ｗを使用する場合、バリアメタル層と下地絶縁膜の
密着性が十分にとれず、図４（ｅ）に示すようにボンデ
ィング時にバリアメタル層１１７とフィールド酸化膜１
０６との界面１２３よりバリアメタル層１１７を含む引
き出し配線層１１８が剥離するという問題点があった。
半導体装置の製造方法では、半導体集積回路の微細化が
進む中で、バリアメタル層の導入は、不可欠な技術とな
っているが、バリアメタル層として特に、ＴｉＮ，Ｔｉ
Ｗ，Ｗを使用する場合、バリアメタル層と下地絶縁膜の
密着性が十分にとれず、図４（ｅ）に示すようにボンデ
ィング時にバリアメタル層１１７とフィールド酸化膜１
０６との界面１２３よりバリアメタル層１１７を含む引
き出し配線層１１８が剥離するという問題点があった。
【０００５】本発明は、上述の問題点を除去し、バリア
メタル層の剥離が生じない半導体装置を提供することを
目的とする。
メタル層の剥離が生じない半導体装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、素子分離用酸化膜上にゲート電極材料か
ら成る導電層を設けるようにし、この導電層上に絶縁膜
を介しバリアメタル層を設け、この導電層とバリアメタ
ル層を接続するように構成する。
成するために、素子分離用酸化膜上にゲート電極材料か
ら成る導電層を設けるようにし、この導電層上に絶縁膜
を介しバリアメタル層を設け、この導電層とバリアメタ
ル層を接続するように構成する。
【０００７】
【作用】本発明によれば、バリアメタル層と素子分離用
酸化膜上に設けられたゲート電極材料から成る導電層を
接続するようにしたのでバリアメタル層の剥離が生じな
い。
酸化膜上に設けられたゲート電極材料から成る導電層を
接続するようにしたのでバリアメタル層の剥離が生じな
い。
【０００８】
【実施例】図１を用いて本発明の半導体装置について説
明する。
明する。
【０００９】半導体基板１には素子分離用酸化膜となる
フィールド酸化膜６，７によって他の回路素子と絶縁分
離されている。フィールド酸化膜６，７によって区画さ
れる領域には拡散層２，３が形成されていて、これらの
内側には、トランジスタのホットキャリア耐性を高める
ためＬＤＤ構造の一部を成す拡散層２，３よりも低濃度
の拡散層４，５が形成されている。フィールド酸化膜
６，７の下にはチャネルストップ層８，９が形成されて
いる。拡散層２，３間のチャネル領域上側にはゲート酸
化膜１０を介してゲート電極１１が形成されていて、こ
のゲート電極の側部には側壁酸化膜１２，１３が形成さ
れている。フィールド酸化膜６上でかつ、ボンディング
パッド領域Ａ内には、ゲート電極材料から成る導電層１
５が形成されていて、この導電層１５の側部には側壁酸
化膜１６，１７が形成されている。
フィールド酸化膜６，７によって他の回路素子と絶縁分
離されている。フィールド酸化膜６，７によって区画さ
れる領域には拡散層２，３が形成されていて、これらの
内側には、トランジスタのホットキャリア耐性を高める
ためＬＤＤ構造の一部を成す拡散層２，３よりも低濃度
の拡散層４，５が形成されている。フィールド酸化膜
６，７の下にはチャネルストップ層８，９が形成されて
いる。拡散層２，３間のチャネル領域上側にはゲート酸
化膜１０を介してゲート電極１１が形成されていて、こ
のゲート電極の側部には側壁酸化膜１２，１３が形成さ
れている。フィールド酸化膜６上でかつ、ボンディング
パッド領域Ａ内には、ゲート電極材料から成る導電層１
５が形成されていて、この導電層１５の側部には側壁酸
化膜１６，１７が形成されている。
【００１０】ゲート電極１１上とフィールド酸化膜６，
７上には、層間絶縁膜１４が形成されている。この層間
絶縁膜１４上にはバリアメタル層１８が形成され、この
バリアメタル層１８は、拡散層２，３及び導電層１５と
電気的に接続されている。バリアメタル層１８上にはＡ
ｌ系の引き出し配線層１９が形成されている。引き出し
配線層１９は、ボンディングパッドに連がる。引き出し
配線層１９を覆うように保護膜２０，２１が形成されて
いる。
７上には、層間絶縁膜１４が形成されている。この層間
絶縁膜１４上にはバリアメタル層１８が形成され、この
バリアメタル層１８は、拡散層２，３及び導電層１５と
電気的に接続されている。バリアメタル層１８上にはＡ
ｌ系の引き出し配線層１９が形成されている。引き出し
配線層１９は、ボンディングパッドに連がる。引き出し
配線層１９を覆うように保護膜２０，２１が形成されて
いる。
【００１１】上述の構成によれば、引き出し配線層１９
のボンディングパッド部Ａの下部に、ゲート電極材料か
ら成る導電層１５を配置し、この導電層１５上に形成さ
れた絶縁膜１４に少なくとも１つ開孔部２０３を形成し
て、バリアメタル層１８が導電層１５と接続するように
したので、ボンディング時のバリアメタル層の剥離を防
止できる。
のボンディングパッド部Ａの下部に、ゲート電極材料か
ら成る導電層１５を配置し、この導電層１５上に形成さ
れた絶縁膜１４に少なくとも１つ開孔部２０３を形成し
て、バリアメタル層１８が導電層１５と接続するように
したので、ボンディング時のバリアメタル層の剥離を防
止できる。
【００１２】次に図２を用いて本発明の半導体装置の製
造方法について説明する。
造方法について説明する。
【００１３】図２（ａ）にはゲート配線形成が終了した
直後の半導体装置の断面を示した。１は半導体基板、
２，３はこの基板と反対の導電型を有する拡散層、４，
５も同様の拡散層であり、トランジスタの性能向上のた
めＬＤＤ構造の一部を成す薄い浅い拡散層である。６，
７は能動領域を分離するための厚いフィールド酸化膜、
８，９は分離特性を高めるための半導体基板１より高濃
度となるチャンネルストップ層、１０は薄いゲート絶縁
膜、１１はＭＯＳトランジスタの一部を成すゲート電
極、１５は予めボンディングパッド領域Ａ直下に設置さ
れたゲート電極材料からなる導電層、１２，１３，１
６，１７は電極側壁部の側壁酸化膜である。導電層とし
ては例えば、ポリシリコン，ポリサイド，シリサイド，
バリアメタル等が挙げられる。次に図２（ｂ）に示す様
に、全面に絶縁膜１４を堆積せしめる。通常絶縁膜とし
ては燐もしくはボロンを不純物として含むＣＶＤ酸化膜
が用いられる。次に図２（ｃ）に示す様、拡散層２，３
及び、導電層１５に貫通する開孔部２０１，２０２，２
０３を絶縁膜１４に形成する。この後図２（ｄ）に示す
様に開孔部２０３を含む絶縁膜１４全面にバリアメタル
層１８を形成する。バリアメタル層としてはＣＶＤもし
くはスパッタ法によるＭｏ，Ｗ系のシリサイド膜，また
はＴｉの窒化，反応性スパッタによるＴｉＮ膜が一般的
に用いられ、厚さとしては５００〜１０００Åが代表的
である。次に図２（ｅ）に示す様にバリアメタル層１８
全面上にＡｌ系配線層を全面に形成し、その後のホトリ
ソ，エッチング技術により引き出し配線層１９を得る。
この時引き出し配線層１９は、ボンディングパッドに連
がる。次に全面に外部からの汚染，機械的損傷を防ぐた
め全面に保護膜２０，２１を堆積する。保護膜としては
熱ＣＶＤによる絶縁膜，もしくはプラズマＣＶＤによる
シリコン窒化膜が一般的には使われる。この後ボンディ
ングを実施するための開孔部３０を保護膜２０を貫通し
て下地の引き出し配線層に達する迄開孔する。
直後の半導体装置の断面を示した。１は半導体基板、
２，３はこの基板と反対の導電型を有する拡散層、４，
５も同様の拡散層であり、トランジスタの性能向上のた
めＬＤＤ構造の一部を成す薄い浅い拡散層である。６，
７は能動領域を分離するための厚いフィールド酸化膜、
８，９は分離特性を高めるための半導体基板１より高濃
度となるチャンネルストップ層、１０は薄いゲート絶縁
膜、１１はＭＯＳトランジスタの一部を成すゲート電
極、１５は予めボンディングパッド領域Ａ直下に設置さ
れたゲート電極材料からなる導電層、１２，１３，１
６，１７は電極側壁部の側壁酸化膜である。導電層とし
ては例えば、ポリシリコン，ポリサイド，シリサイド，
バリアメタル等が挙げられる。次に図２（ｂ）に示す様
に、全面に絶縁膜１４を堆積せしめる。通常絶縁膜とし
ては燐もしくはボロンを不純物として含むＣＶＤ酸化膜
が用いられる。次に図２（ｃ）に示す様、拡散層２，３
及び、導電層１５に貫通する開孔部２０１，２０２，２
０３を絶縁膜１４に形成する。この後図２（ｄ）に示す
様に開孔部２０３を含む絶縁膜１４全面にバリアメタル
層１８を形成する。バリアメタル層としてはＣＶＤもし
くはスパッタ法によるＭｏ，Ｗ系のシリサイド膜，また
はＴｉの窒化，反応性スパッタによるＴｉＮ膜が一般的
に用いられ、厚さとしては５００〜１０００Åが代表的
である。次に図２（ｅ）に示す様にバリアメタル層１８
全面上にＡｌ系配線層を全面に形成し、その後のホトリ
ソ，エッチング技術により引き出し配線層１９を得る。
この時引き出し配線層１９は、ボンディングパッドに連
がる。次に全面に外部からの汚染，機械的損傷を防ぐた
め全面に保護膜２０，２１を堆積する。保護膜としては
熱ＣＶＤによる絶縁膜，もしくはプラズマＣＶＤによる
シリコン窒化膜が一般的には使われる。この後ボンディ
ングを実施するための開孔部３０を保護膜２０を貫通し
て下地の引き出し配線層に達する迄開孔する。
【００１４】図３に本発明の半導体装置の平面図を示
す。５３は能動領域部分の拡散層，５４は分離のための
厚いフィールド酸化膜，５１はゲート電極，５２はフィ
ールド酸化膜上に配置された電極，５５は絶縁膜を貫通
して拡散層上に達した開孔部，５６はフィールド酸化膜
上に配置された電極上の絶縁膜に形成された開孔部，５
８はバリアメタル層を含む引き出し配線層，５９は引き
出し配線層全面に堆積された保護膜に形成されたパッド
開孔部である。
す。５３は能動領域部分の拡散層，５４は分離のための
厚いフィールド酸化膜，５１はゲート電極，５２はフィ
ールド酸化膜上に配置された電極，５５は絶縁膜を貫通
して拡散層上に達した開孔部，５６はフィールド酸化膜
上に配置された電極上の絶縁膜に形成された開孔部，５
８はバリアメタル層を含む引き出し配線層，５９は引き
出し配線層全面に堆積された保護膜に形成されたパッド
開孔部である。
【００１５】尚、図３にはサージ等からＩＣを保護する
保護回路は具体的に図示されていない、また電極材料５
２は５１と同様と示したが、中間配線層の場合も有り得
る、ボンディングパッド電極５２と、引き出し配線層５
８、保護膜上のパッド開孔部の位置関係は例示にすぎ
ず、これに限定されるものではない。
保護回路は具体的に図示されていない、また電極材料５
２は５１と同様と示したが、中間配線層の場合も有り得
る、ボンディングパッド電極５２と、引き出し配線層５
８、保護膜上のパッド開孔部の位置関係は例示にすぎ
ず、これに限定されるものではない。
【００１６】
【発明の効果】以上、詳細に説明したように本発明によ
れば素子分離用酸化膜上にゲート電極材料から成る導電
層を設けるようにし、この導電層上に絶縁膜を介しバリ
アメタル層を設け、この導電層とバリアメタル層を接続
するように構成したので、ボンディング時のバリアメタ
ル層の剥離を防止できる。
れば素子分離用酸化膜上にゲート電極材料から成る導電
層を設けるようにし、この導電層上に絶縁膜を介しバリ
アメタル層を設け、この導電層とバリアメタル層を接続
するように構成したので、ボンディング時のバリアメタ
ル層の剥離を防止できる。
【図１】本発明の半導体装置の断面図。
【図２】本発明の半導体装置の製造工程図。
【図３】本発明の半導体装置の平面図。
【図４】従来の半導体装置の製造工程図。
１ 半導体基板 ２，３，４，５ 拡散層 ６，７ フィールド酸化膜 ８，９ チャネルストップ層 １０ ゲート酸化膜 １１ ゲート電極 １２，１３，１６，１７ 側壁酸化膜 １４ 層間絶縁膜 １５ 導電層 １８ バリアメタル層 １９ 引き出し配線層 ２０，２１ 保護膜 ２０３ 開口部 Ａ ボンディングパッド領域
Claims (1)
- 【請求項１】 （ａ）主表面を有する半導体基板と、 （ｂ）前記主表面上に設けられた素子分離用酸化膜と、 （ｃ）前記素子分離用酸化膜上に設けられたゲート電極
材料から成る導電層と、 （ｄ）前記導電層を覆う絶縁膜であって、少なくとも１
つ開孔部を有した絶縁膜と、 （ｅ）前記絶縁膜上から前記開孔部内に延在するバリア
メタル層であって、前記導電層と接続しているバリアメ
タル層と、 （ｆ）前記導電層上に設けられるボンディングパッドと
なる引き出し配線層と、 を含むことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090719A JPH05291343A (ja) | 1992-04-10 | 1992-04-10 | 半導体装置 |
| US08/042,401 US5357136A (en) | 1992-04-10 | 1993-04-02 | Semiconductor device with anchored interconnection layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090719A JPH05291343A (ja) | 1992-04-10 | 1992-04-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291343A true JPH05291343A (ja) | 1993-11-05 |
Family
ID=14006359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4090719A Pending JPH05291343A (ja) | 1992-04-10 | 1992-04-10 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5357136A (ja) |
| JP (1) | JPH05291343A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011100117A (ja) * | 2009-10-09 | 2011-05-19 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及び当該液晶表示装置を具備する電子機器 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864695A (ja) * | 1994-08-24 | 1996-03-08 | Sony Corp | コンタクトプログラム方式ｒｏｍ及びその作製方法 |
| SG71683A1 (en) * | 1995-09-15 | 2000-04-18 | Chartered Semiconductor Mfg | Three-dimensional polysilicon capacitor for high density integrated circuit applications |
| JP3752796B2 (ja) * | 1997-03-26 | 2006-03-08 | 日産自動車株式会社 | 温度検知回路 |
| TW392220B (en) * | 1997-11-24 | 2000-06-01 | United Microelectronics Corp | Structure of barrier layer and glue layer on polysilicon layer and method of manufacturing the same |
| US7388289B1 (en) * | 1999-09-02 | 2008-06-17 | Micron Technology, Inc. | Local multilayered metallization |
| US6191023B1 (en) * | 1999-11-18 | 2001-02-20 | Taiwan Semiconductor Manufacturing Company | Method of improving copper pad adhesion |
| US20020016070A1 (en) * | 2000-04-05 | 2002-02-07 | Gerald Friese | Power pads for application of high current per bond pad in silicon technology |
| KR100400047B1 (ko) * | 2001-11-19 | 2003-09-29 | 삼성전자주식회사 | 반도체 소자의 본딩패드 구조 및 그 형성방법 |
| KR100448344B1 (ko) * | 2002-10-22 | 2004-09-13 | 삼성전자주식회사 | 웨이퍼 레벨 칩 스케일 패키지 제조 방법 |
| US6864578B2 (en) * | 2003-04-03 | 2005-03-08 | International Business Machines Corporation | Internally reinforced bond pads |
| US7863743B1 (en) * | 2009-06-30 | 2011-01-04 | Oracle America, Inc. | Capactive connectors with enhanced capacitive coupling |
| CN102549638B (zh) | 2009-10-09 | 2015-04-01 | 株式会社半导体能源研究所 | 发光显示器件以及包括该发光显示器件的电子设备 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4392150A (en) * | 1980-10-27 | 1983-07-05 | National Semiconductor Corporation | MOS Integrated circuit having refractory metal or metal silicide interconnect layer |
| JPS5893347A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | Ｍｏｓ型半導体装置及びその製造方法 |
| US5121186A (en) * | 1984-06-15 | 1992-06-09 | Hewlett-Packard Company | Integrated circuit device having improved junction connections |
| US4975756A (en) * | 1985-05-01 | 1990-12-04 | Texas Instruments Incorporated | SRAM with local interconnect |
| JP2635113B2 (ja) * | 1988-07-27 | 1997-07-30 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1992
- 1992-04-10 JP JP4090719A patent/JPH05291343A/ja active Pending
-
1993
- 1993-04-02 US US08/042,401 patent/US5357136A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011100117A (ja) * | 2009-10-09 | 2011-05-19 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及び当該液晶表示装置を具備する電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5357136A (en) | 1994-10-18 |
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