JPS5893347A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
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- JPS5893347A JPS5893347A JP56192228A JP19222881A JPS5893347A JP S5893347 A JPS5893347 A JP S5893347A JP 56192228 A JP56192228 A JP 56192228A JP 19222881 A JP19222881 A JP 19222881A JP S5893347 A JPS5893347 A JP S5893347A
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- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
- H10W20/066—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying by forming silicides of refractory metals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4451—Semiconductor materials, e.g. polysilicon
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はＭＯ８型半導体装置及びその製造方法に関し、
詳しくは同一平面上に設けられ、抵抗素子及び配線とな
る多結晶シリコンパターンを改良したＭＯ８型半導体装
置及びその製造方法に係る。
詳しくは同一平面上に設けられ、抵抗素子及び配線とな
る多結晶シリコンパターンを改良したＭＯ８型半導体装
置及びその製造方法に係る。
発明の技術的背景とその問題点
例えば第１図に示すメモリセルを備えたスタティックメ
篭すにおいては、高抵抗値が必要な抵抗素子Ｒ１，Ｒ，
を多結晶シリコンを形成することが行なわれている。ま
た、こうした抵抗素子の形成と同時にメそりセル以外の
周辺回路等に多結晶シリコンからなる配線を形成するこ
とによシ、多層配線の実現、素子の高密度を図ることが
行なわれている。しかしながら、多結晶シリコン配線は
リン、がシン等の不純物をドープしてもその抵抗値が高
く、これにょるＲｅ遅［（Ｒ：多結晶シリーン配線の抵
抗、Ｃ：多結晶シリコン配線がもつ電気容量）は他の遅
延要嵩に比べて大きくなる・この丸め、多結晶シリコ・
ンの配線の抵抗値を小さくすることが、高速デバイスを
実現する上で重要になシつつある。
篭すにおいては、高抵抗値が必要な抵抗素子Ｒ１，Ｒ，
を多結晶シリコンを形成することが行なわれている。ま
た、こうした抵抗素子の形成と同時にメそりセル以外の
周辺回路等に多結晶シリコンからなる配線を形成するこ
とによシ、多層配線の実現、素子の高密度を図ることが
行なわれている。しかしながら、多結晶シリコン配線は
リン、がシン等の不純物をドープしてもその抵抗値が高
く、これにょるＲｅ遅［（Ｒ：多結晶シリーン配線の抵
抗、Ｃ：多結晶シリコン配線がもつ電気容量）は他の遅
延要嵩に比べて大きくなる・この丸め、多結晶シリコ・
ンの配線の抵抗値を小さくすることが、高速デバイスを
実現する上で重要になシつつある。
このようなことから、従来、多結晶シリコン配線上に絶
縁膜を介してアル１＝ウム配線を設け、かつ多結晶シリ
コン配線と絶縁膜に開孔したコンタクトホールを介して
アルミニウム配線を接続し、多結晶シリコン配線とアル
ギニラム配線とを並列的に接続することによ）多結晶シ
リコン配線の抵抗値を下げることが行なわれている。し
かしながら、かかる配線構造は配線としてアル１ニウム
を用いているに過ぎず、別のアルミニウム配線を多結晶
シリコン配線と文庫するように設ける場合、配線形状が
複線になるという欠点がある。
縁膜を介してアル１＝ウム配線を設け、かつ多結晶シリ
コン配線と絶縁膜に開孔したコンタクトホールを介して
アルミニウム配線を接続し、多結晶シリコン配線とアル
ギニラム配線とを並列的に接続することによ）多結晶シ
リコン配線の抵抗値を下げることが行なわれている。し
かしながら、かかる配線構造は配線としてアル１ニウム
を用いているに過ぎず、別のアルミニウム配線を多結晶
シリコン配線と文庫するように設ける場合、配線形状が
複線になるという欠点がある。
発明の目的
本発明は多層配線化を可能にして素子の高密度化を実現
できると共に高速動作を達成し得るＭＯ８ｉ１半導体装
置及びその製造方法を提供しようとするものである。
できると共に高速動作を達成し得るＭＯ８ｉ１半導体装
置及びその製造方法を提供しようとするものである。
発明の概１！ □、・
本発明のＨｏｇ！ｌＩｌ半導体装置は半導体基板に設け
られたソース、ドレイン領域及び第１の多結晶シリコン
・臂ターンからなるダート等を有するＭｏ８ ）ランジ
スタと、この第１の多結晶シリコン／譬ターン上に直接
もしくは絶縁膜を介して、或いは一部が誼多結晶シリコ
ンパターンと直接接触して設けられた第２の多結晶シリ
コンパターン及び第２の金属原子を含む多結晶シリコン
パターンとを具備した構造になっている。
られたソース、ドレイン領域及び第１の多結晶シリコン
・臂ターンからなるダート等を有するＭｏ８ ）ランジ
スタと、この第１の多結晶シリコン／譬ターン上に直接
もしくは絶縁膜を介して、或いは一部が誼多結晶シリコ
ンパターンと直接接触して設けられた第２の多結晶シリ
コンパターン及び第２の金属原子を含む多結晶シリコン
パターンとを具備した構造になっている。
上記第すの多結晶シリコンノリーンとしては特定の領域
、例えば第１の多結晶シリコンパターンとのコンタクト
領域が金属原子を含む構成にしてもよい、ζ（２〜ｙ晶
シリコンリーンは低抵抗化の観点から１０” ｔｘｔ−
’以上の濃度の砒素、リン、？ロンなどの不純物を含む
ことが硝子と利用される。この多結晶シリコンパターン
中には砒素、リン、がロンなどの不純物を１０” ｃｍ
−３以下の一度で含有させて抵抗値の制御を行なうこと
も可能である。
、例えば第１の多結晶シリコンパターンとのコンタクト
領域が金属原子を含む構成にしてもよい、ζ（２〜ｙ晶
シリコンリーンは低抵抗化の観点から１０” ｔｘｔ−
’以上の濃度の砒素、リン、？ロンなどの不純物を含む
ことが硝子と利用される。この多結晶シリコンパターン
中には砒素、リン、がロンなどの不純物を１０” ｃｍ
−３以下の一度で含有させて抵抗値の制御を行なうこと
も可能である。
上記第２の金属原子を含む多結晶シリコンパターンは配
線として利用される。かかる多結晶シリコン／４ターン
は金属とシリコンの合金から形成されていても、単に金
属原子が拡散されていても、いずれでも含む。また、金
属ツヤターンを被着した構成にしてもよい。ここに用い
る金属としては、例えば白金、パラジウム、ニッケル、
コバルト、鉄、タングステン、モ９ ｆ ｊ ｙ、クロ
ム、タンタル、ニオブ、バナジウム、ハフニウム、ジル
コニウム、チタンのうちの少なくとも一種を挙げること
が５できる。
線として利用される。かかる多結晶シリコン／４ターン
は金属とシリコンの合金から形成されていても、単に金
属原子が拡散されていても、いずれでも含む。また、金
属ツヤターンを被着した構成にしてもよい。ここに用い
る金属としては、例えば白金、パラジウム、ニッケル、
コバルト、鉄、タングステン、モ９ ｆ ｊ ｙ、クロ
ム、タンタル、ニオブ、バナジウム、ハフニウム、ジル
コニウム、チタンのうちの少なくとも一種を挙げること
が５できる。
しかして、本発明のＭＯ８型半導体装置はＭｏ１ｌトラ
ンジスタのダートとなる第１の多結晶シリコンパターン
上の絶縁膜勢に高抵抗素子として機能する第２の多結晶
シリコンパターンと低抵抗の配線として機能する第２の
金属原子を含む多結晶シリコンノ母ターンを設けた構造
であるため、高速動作が可能となる。ｔた、充分低抵抗
の第２の金属原子を含む多結晶シリ；ン／母ターンを設
けることによ〕、第１の多結晶シリコンツヤターン及び
アルミニウム配線と共に多層配線が容易に実現できる。
ンジスタのダートとなる第１の多結晶シリコンパターン
上の絶縁膜勢に高抵抗素子として機能する第２の多結晶
シリコンパターンと低抵抗の配線として機能する第２の
金属原子を含む多結晶シリコンノ母ターンを設けた構造
であるため、高速動作が可能となる。ｔた、充分低抵抗
の第２の金属原子を含む多結晶シリ；ン／母ターンを設
けることによ〕、第１の多結晶シリコンツヤターン及び
アルミニウム配線と共に多層配線が容易に実現できる。
更に第１の多結晶シリコンノ臂ターンと第２の多結晶シ
リコンパターンとの間に絶縁膜を設けた場合、一層の薄
いものである丸め、第１、第２の多結晶シリコンノ母タ
ーンをつなぐコンタクトホールを浅くでき、それらのコ
ンタクトを容易にとれると共に、コンタクト不良を解消
できる。
リコンパターンとの間に絶縁膜を設けた場合、一層の薄
いものである丸め、第１、第２の多結晶シリコンノ母タ
ーンをつなぐコンタクトホールを浅くでき、それらのコ
ンタクトを容易にとれると共に、コンタクト不良を解消
できる。
次に本発明の詳細な説明する。
まず、半導体基板上に第１の多結晶シリコンパターンか
らなるｆ−）電極を有するＨｏ５）ランジスタを形成す
る。つづいて、全面に多結晶シリコン層を前記第１の多
結晶シリコンノｆターンに対して直接もしくは絶縁膜を
介して、或いは一部が該多結晶シリコンミ９ターンと直
接接触するように堆積する。ひきつづき、この多結晶シ
リコンノ臂ターンをパターニングして複数の第２の多結
晶シリコンパターンを形成する０次いで、これら第２の
多結晶シリコンパターンのうちの特定のノ々ターンに金
属原子をドーピングして第２の金属原子を含む多結晶シ
リコンノ豐ターンを形成する。この工程での金属原子の
ドーピング手段としては、特定の第２の多結晶シリコン
ノ母ターン上に金属ノぐターンを形成し、熱処理を施す
ことによシ金属を該多結晶シリコンノ々ターンに拡散す
る方法、或いは特定の第２の多結晶シリコン・母ターン
以外をレジスト膜等で覆い、該レジスト膜をマスクとし
て特定の第２の多結晶シリコンミ９ターンに金属原子を
イオン注入する方法等を挙げることができる。なお、金
属ペターンを拡散源とした場合、咳金属パターンを除去
せずに残存させてもよい。その後、絶縁膜尋を全面に被
覆し、配線形成等を行なってＭＯＢ型半導体装置を製造
する。
らなるｆ−）電極を有するＨｏ５）ランジスタを形成す
る。つづいて、全面に多結晶シリコン層を前記第１の多
結晶シリコンノｆターンに対して直接もしくは絶縁膜を
介して、或いは一部が該多結晶シリコンミ９ターンと直
接接触するように堆積する。ひきつづき、この多結晶シ
リコンノ臂ターンをパターニングして複数の第２の多結
晶シリコンパターンを形成する０次いで、これら第２の
多結晶シリコンパターンのうちの特定のノ々ターンに金
属原子をドーピングして第２の金属原子を含む多結晶シ
リコンノ豐ターンを形成する。この工程での金属原子の
ドーピング手段としては、特定の第２の多結晶シリコン
ノ母ターン上に金属ノぐターンを形成し、熱処理を施す
ことによシ金属を該多結晶シリコンノ々ターンに拡散す
る方法、或いは特定の第２の多結晶シリコン・母ターン
以外をレジスト膜等で覆い、該レジスト膜をマスクとし
て特定の第２の多結晶シリコンミ９ターンに金属原子を
イオン注入する方法等を挙げることができる。なお、金
属ペターンを拡散源とした場合、咳金属パターンを除去
せずに残存させてもよい。その後、絶縁膜尋を全面に被
覆し、配線形成等を行なってＭＯＢ型半導体装置を製造
する。
発明の実施例
実施例１
〔ｌ） まず、ｐ型シリコン基板１にフィールド酸化
膜２を形成した後、熱酸化処理を施してフィールド酸化
膜２で囲まれた島状の基板１表面にダート酸化膜３を形
成した。つづいて、ｒ−ト酸化膜３の一部牧埋込みコン
タクト４を開孔し、全面に砒素ドープ多結晶シリコン層
を堆積し、これをパターニングしてｒ−）酸化膜Ｓ上に
ダート電極としての第１の多結晶シリコンミ９ターン５
１，５諺・・・及びフィールド酸化膜２上に多結晶シリ
コン配線６１ ＋ ６２ ”−・を形成した。なお、第
１の多結晶シリコン／ｆターン５１の一部ハ前記埋込み
コンタクト４を介して基板１に直接接触している。ひき
つづき、第１の多結晶シリコンミ４ターン５１ｐ５ｍ・
・・及びフィールド酸化膜２をマスクとして！Ｉ型不純
物、例えば砒素をｒ−ト酸化膜３を通して基板１にイオ
ン注入した後、熱処理を施した。この時、第１の多結晶
シリコンパターン５１ｔ５雪・・・に対してほぼセルフ
ァラインでソース、ドレイン領域としてのｔ型不純物領
域７・・・が形成されると同時に、埋込みコンタクト４
を介して基板１に接触する砒素を含む第１の多結晶シリ
コンパターン５１において砒素が基板１中に拡散して同
パターン５１部分下の基板１にも浅いｎ＋型不純物領域
１が形成された。その後、全面に第１のＣＶＤ−８１０
□膜８を堆積し、写真蝕刻法によ〕形成され九レジスト
パターン９を設けた後、このレジストパターン９をマス
クとして第１０ＣＶＤ −８１０２膜８をエツチングし
てｆｆ−）電極としての第１の多結晶シリコンパターン
１＠ｖ５Ｍ・・・及び多結晶シリコン配線６１を外部に
取出すためのコンタクトホール１０．１０・・・を開孔
した（同第２図（ａ）図示）。
膜２を形成した後、熱酸化処理を施してフィールド酸化
膜２で囲まれた島状の基板１表面にダート酸化膜３を形
成した。つづいて、ｒ−ト酸化膜３の一部牧埋込みコン
タクト４を開孔し、全面に砒素ドープ多結晶シリコン層
を堆積し、これをパターニングしてｒ−）酸化膜Ｓ上に
ダート電極としての第１の多結晶シリコンミ９ターン５
１，５諺・・・及びフィールド酸化膜２上に多結晶シリ
コン配線６１ ＋ ６２ ”−・を形成した。なお、第
１の多結晶シリコン／ｆターン５１の一部ハ前記埋込み
コンタクト４を介して基板１に直接接触している。ひき
つづき、第１の多結晶シリコンミ４ターン５１ｐ５ｍ・
・・及びフィールド酸化膜２をマスクとして！Ｉ型不純
物、例えば砒素をｒ−ト酸化膜３を通して基板１にイオ
ン注入した後、熱処理を施した。この時、第１の多結晶
シリコンパターン５１ｔ５雪・・・に対してほぼセルフ
ァラインでソース、ドレイン領域としてのｔ型不純物領
域７・・・が形成されると同時に、埋込みコンタクト４
を介して基板１に接触する砒素を含む第１の多結晶シリ
コンパターン５１において砒素が基板１中に拡散して同
パターン５１部分下の基板１にも浅いｎ＋型不純物領域
１が形成された。その後、全面に第１のＣＶＤ−８１０
□膜８を堆積し、写真蝕刻法によ〕形成され九レジスト
パターン９を設けた後、このレジストパターン９をマス
クとして第１０ＣＶＤ −８１０２膜８をエツチングし
てｆｆ−）電極としての第１の多結晶シリコンパターン
１＠ｖ５Ｍ・・・及び多結晶シリコン配線６１を外部に
取出すためのコンタクトホール１０．１０・・・を開孔
した（同第２図（ａ）図示）。
［ｉｉ） 次いで、レジストパターン９を除去した後
、全面に低濃度の砒素を含む多結晶シリコン層を堆積し
、これをパターニングしてコンタクトホール１０，１０
を介して第１の多結晶シリコンパターン５１及び多結晶
シリコン配線６１と接続する第２の多結晶シリコンパタ
ーン１ハ。
、全面に低濃度の砒素を含む多結晶シリコン層を堆積し
、これをパターニングしてコンタクトホール１０，１０
を介して第１の多結晶シリコンパターン５１及び多結晶
シリコン配線６１と接続する第２の多結晶シリコンパタ
ーン１ハ。
コンタクトホールを介して第１の多結晶シリコンパター
ン５！に接続する第２の多結晶シリコンパターン１ハ、
第１のＣＶＤ−８１０，膜８上に配置された第２の多結
晶シリ；ンパターン１バー１１４を形成した（第２図（
ｂ）図示）。なお第２の多結晶シリコンノ４？ターン１
ハ、は高抵抗素子として機能する。
ン５！に接続する第２の多結晶シリコンパターン１ハ、
第１のＣＶＤ−８１０，膜８上に配置された第２の多結
晶シリ；ンパターン１バー１１４を形成した（第２図（
ｂ）図示）。なお第２の多結晶シリコンノ４？ターン１
ハ、は高抵抗素子として機能する。
（ｉｉｉ ） 次いで、全面にレジスト膜１２を被覆
し、写真蝕刻法によシ第２の多結晶シリコンノ９ターフ
１１３〜１１４に対応するレジスト膜部分を除去して同
パターン１１鵞〜１１４を冨出させ九後、全面に例えば
白金層１３をスパッタ法にょ夛蒸着した（第２図（Ｃ）
図示）。つづいてレジスト膜１２を溶解除去してその上
の白金層１３をリフトオフして第２の多結晶シリコンパ
ターン１１１〜１１４上に白金／母ターン１４１〜１４
３を形成した後、熱処理を施した。この時、第２図（ｄ
）に示す如く白金／４ターン１４１〜１４３から白金が
第２の多結晶シリコンパターン１ハ〜１１４に拡散し、
合金化して上面に白金パターン１４１〜１４３を有する
５ｉ−Ｐｔ合金パターン（第２の金属原子を含む多結晶
シリコンパターン）１５１〜１５３が形成され九〇この
場合、熱拡散処理をせずに、その後熱処理工程等で合金
化させてもよい。
し、写真蝕刻法によシ第２の多結晶シリコンノ９ターフ
１１３〜１１４に対応するレジスト膜部分を除去して同
パターン１１鵞〜１１４を冨出させ九後、全面に例えば
白金層１３をスパッタ法にょ夛蒸着した（第２図（Ｃ）
図示）。つづいてレジスト膜１２を溶解除去してその上
の白金層１３をリフトオフして第２の多結晶シリコンパ
ターン１１１〜１１４上に白金／母ターン１４１〜１４
３を形成した後、熱処理を施した。この時、第２図（ｄ
）に示す如く白金／４ターン１４１〜１４３から白金が
第２の多結晶シリコンパターン１ハ〜１１４に拡散し、
合金化して上面に白金パターン１４１〜１４３を有する
５ｉ−Ｐｔ合金パターン（第２の金属原子を含む多結晶
シリコンパターン）１５１〜１５３が形成され九〇この
場合、熱拡散処理をせずに、その後熱処理工程等で合金
化させてもよい。
［ｉｖ’Ｊ 次いで、全面に第２０ＣＶＱ−８１０，
ｌ［ｚｇを堆積し、写真蝕刻法によシを型不純物領域７
及び５ｉ−Ｐｔ合金パターン１５３に対応する部分が、
除去されたレジストノ臂ターン１１ｔ−形成し、このレ
ジストノターン１１をマスクとして第１、第２ ｆ）
ＣＶＤ −８１０，膜８．１６、ｒ−ト酸化膜Ｓ等をエ
ツチング除去してコンタクトホール１８・・・を開孔し
た（第２図（・）図示）、つづいて、レジスト・母ター
ン１７を除去し、全面に例えばＡｊ膜を真空蒸着し、こ
れをパターニングしてコンタクトホール１８を介してｎ
＋型不純物領域、同ホール１８を介して５ｔ−ｐｔ合合
金ノーターン１５■上白金パターン１４！と接続するＡ
ｔ配線１９を形・・成した後、全面に燐硫化ガラス（Ｐ
ｓＧ ）等からなる保膿膜２ｏを堆積し、これに？ンデ
ィングパッド（図示せず）を開孔してＭＯ８ｆｉ半導体
装置を製造した（第２図（ｆ）図示）。
ｌ［ｚｇを堆積し、写真蝕刻法によシを型不純物領域７
及び５ｉ−Ｐｔ合金パターン１５３に対応する部分が、
除去されたレジストノ臂ターン１１ｔ−形成し、このレ
ジストノターン１１をマスクとして第１、第２ ｆ）
ＣＶＤ −８１０，膜８．１６、ｒ−ト酸化膜Ｓ等をエ
ツチング除去してコンタクトホール１８・・・を開孔し
た（第２図（・）図示）、つづいて、レジスト・母ター
ン１７を除去し、全面に例えばＡｊ膜を真空蒸着し、こ
れをパターニングしてコンタクトホール１８を介してｎ
＋型不純物領域、同ホール１８を介して５ｔ−ｐｔ合合
金ノーターン１５■上白金パターン１４！と接続するＡ
ｔ配線１９を形・・成した後、全面に燐硫化ガラス（Ｐ
ｓＧ ）等からなる保膿膜２ｏを堆積し、これに？ンデ
ィングパッド（図示せず）を開孔してＭＯ８ｆｉ半導体
装置を製造した（第２図（ｆ）図示）。
しかして、本発明のＭＯ８ｆｉ半導体装置は第２図（ｆ
）に示す如（ＭＯＳ）ランジスタのダートとなる第１の
多結晶シリコンパターン！、ｅｓｌ上に、１、。。ＶＤ
−８１０２［１ｔｉ鷲（１ｆｉ１６ｉＫ！−７−、：
して機能する第２の多結晶シリコンパター７１１１と
上回に白金〕臂ターン１４１〜Ｊ （ｌを有する５ｉ−
Ｐｔ合金ツリー７（第２の金属原子を含む多結晶シリコ
ンツヤターン）１５１〜１６３を設けた構造罠なってい
る。その結果、高抵抗素子としての第２の多結晶シリコ
ンツヤターン１ハと同一平面上に低抵抗の８ｌ−Ｐｔ合
金パターン１５１〜１５３を設けることができ、高速の
ＭＯ８型半導体装置を実現できる。また、充分低抵抗の
８ｌ−Ｐｔ合金パターン１５１〜１５３を設けることに
よシ、第１の多結晶シリ゛コンパターン５１１５雪（及
び多結晶シリコン配線ｇｌ＊６意）とＡＡ配線１９と共
に多層配線を容易に実現できる。例えば、第２図（ｆ）
の構造において第１の多結晶シリコンパターン５１をｆ
−）するＭＯＳ ）ランジスタをメモリセル領域、これ
と隣９合う第１の多結晶シリコンパターン５ｍｔｌ’
）するＭＯＳ ）ランジスタを周辺回路とした場合、
白金ノ９ターン１４１〜ｉ ４３を有する５ｉ−Ｐｔ合
金ノ４ターン１５１〜１５ｓを、複数のメモリセルのト
ランスファｒ−）を同時に開閉するワード線と並列接続
された配線として利用できる。
）に示す如（ＭＯＳ）ランジスタのダートとなる第１の
多結晶シリコンパターン！、ｅｓｌ上に、１、。。ＶＤ
−８１０２［１ｔｉ鷲（１ｆｉ１６ｉＫ！−７−、：
して機能する第２の多結晶シリコンパター７１１１と
上回に白金〕臂ターン１４１〜Ｊ （ｌを有する５ｉ−
Ｐｔ合金ツリー７（第２の金属原子を含む多結晶シリコ
ンツヤターン）１５１〜１６３を設けた構造罠なってい
る。その結果、高抵抗素子としての第２の多結晶シリコ
ンツヤターン１ハと同一平面上に低抵抗の８ｌ−Ｐｔ合
金パターン１５１〜１５３を設けることができ、高速の
ＭＯ８型半導体装置を実現できる。また、充分低抵抗の
８ｌ−Ｐｔ合金パターン１５１〜１５３を設けることに
よシ、第１の多結晶シリ゛コンパターン５１１５雪（及
び多結晶シリコン配線ｇｌ＊６意）とＡＡ配線１９と共
に多層配線を容易に実現できる。例えば、第２図（ｆ）
の構造において第１の多結晶シリコンパターン５１をｆ
−）するＭＯＳ ）ランジスタをメモリセル領域、これ
と隣９合う第１の多結晶シリコンパターン５ｍｔｌ’
）するＭＯＳ ）ランジスタを周辺回路とした場合、
白金ノ９ターン１４１〜ｉ ４３を有する５ｉ−Ｐｔ合
金ノ４ターン１５１〜１５ｓを、複数のメモリセルのト
ランスファｒ−）を同時に開閉するワード線と並列接続
された配線として利用できる。
実施例２
まず、前記実施例１の［ｉ）、［：ｉｉ）工程と同様な
方法で第２の多結晶シリコン／？ターン１１１〜１１４
を形成した後、全面にレジスト膜１２を被覆し、写真”
蝕刻法によシ第２の多結晶シリコンノ９ターン１１３〜
１１４に対応するレジスト膜１２部分を除去して同パタ
ーンＪ １．〜１ハ管露出させ、更にレジスト膜１２を
マスクとして金属原子、例えばモリブデンを第２の多結
晶シリコンパターン１１．〜１１４に濃度１０ ／♂程
度となるようにイオン注入した（第３図（１）図示）。
方法で第２の多結晶シリコン／？ターン１１１〜１１４
を形成した後、全面にレジスト膜１２を被覆し、写真”
蝕刻法によシ第２の多結晶シリコンノ９ターン１１３〜
１１４に対応するレジスト膜１２部分を除去して同パタ
ーンＪ １．〜１ハ管露出させ、更にレジスト膜１２を
マスクとして金属原子、例えばモリブデンを第２の多結
晶シリコンパターン１１．〜１１４に濃度１０ ／♂程
度となるようにイオン注入した（第３図（１）図示）。
つづいて、レジスト膜１２を除去し、熱拡散もしくはレ
ーデアニールによシ白金を第２の多結晶シリコン・母タ
ーン１１８〜１１４に拡散、合金化させて８１−Ｍｏ合
金／４’ターン１５１’〜１５．’を形成した後、実施
例１と同様、第２のＣＶＤ−８１０□膜１６の堆積、ｈ
ｔｔ線１９の形成、保護膜２０の堆積等を経てＭＯ８型
半導体装置を製造した（第３図（ｂ）図示）。
ーデアニールによシ白金を第２の多結晶シリコン・母タ
ーン１１８〜１１４に拡散、合金化させて８１−Ｍｏ合
金／４’ターン１５１’〜１５．’を形成した後、実施
例１と同様、第２のＣＶＤ−８１０□膜１６の堆積、ｈ
ｔｔ線１９の形成、保護膜２０の堆積等を経てＭＯ８型
半導体装置を製造した（第３図（ｂ）図示）。
上述した実施例２の方法によれば実施例１の方法に比べ
て８１−Ｍｏ合金ｔ４ターン１５１’Ａ−Ｊ ５．’の
形成がよシ簡単に行なうことができる。
て８１−Ｍｏ合金ｔ４ターン１５１’Ａ−Ｊ ５．’の
形成がよシ簡単に行なうことができる。
実施例３
〔：〕 まず、前記実施例１の〔１〕、［ｉｌ］工程
と同様な方法によシ第２の多結晶シリコンパター７１１
＠”−１１４を形成した後、全面にＣＶＤ−８１０２膜
２１を堆積し、フォトエツチング技術によシ第２の多結
晶シリコンノ々ターン１１３〜１１４上のＣＶＤ−８ｉ
０２膜２１部分を選択的に除去して開口部２２・・・を
形成した（第４図（、）図示）。
と同様な方法によシ第２の多結晶シリコンパター７１１
＠”−１１４を形成した後、全面にＣＶＤ−８１０２膜
２１を堆積し、フォトエツチング技術によシ第２の多結
晶シリコンノ々ターン１１３〜１１４上のＣＶＤ−８ｉ
０２膜２１部分を選択的に除去して開口部２２・・・を
形成した（第４図（、）図示）。
［ｉｉ） 次いで、薄いパラジウム層２３を金属ＣＶ
Ｄ法によシ全面に堆積した（第４図（ｂ）図示）。
Ｄ法によシ全面に堆積した（第４図（ｂ）図示）。
つづいて熱拡散もしくはレーデアニールを行ない、ノ臂
うジウム層２Ｓからパラジウムを開口部２２・・・を介
して接する第２の多結晶シリコン／４ターン１１３〜１
１４にｔｏ１７ノの１メ度拡散、合、］ 金化してＳ量−Ｐｄ合金ノ々ターン１５１′〜Ｊ ５．
＃を形成し、残存し九ｄ５ゾウム層を強酸で除去した後
、前記実施例１と同様、嬉２ ＯＣＶＤ −８１０２膜
１＃の堆積、Ａｊ配線１９の形成、保膜膜２ｏの堆積等
を経てＭＯＢ型半導体装置を製造した（第４図（ｃ）図
示）。
うジウム層２Ｓからパラジウムを開口部２２・・・を介
して接する第２の多結晶シリコン／４ターン１１３〜１
１４にｔｏ１７ノの１メ度拡散、合、］ 金化してＳ量−Ｐｄ合金ノ々ターン１５１′〜Ｊ ５．
＃を形成し、残存し九ｄ５ゾウム層を強酸で除去した後
、前記実施例１と同様、嬉２ ＯＣＶＤ −８１０２膜
１＃の堆積、Ａｊ配線１９の形成、保膜膜２ｏの堆積等
を経てＭＯＢ型半導体装置を製造した（第４図（ｃ）図
示）。
本実施例３においても高抵抗素子の第２の多結晶シリコ
ソノ９ターン１１１と低抵抗の８ｌ−Ｐｄ合金パターン
１５１”〜１５１＃を同一平面上に有するＭＯ８型半導
体装置を得ることができる。
ソノ９ターン１１１と低抵抗の８ｌ−Ｐｄ合金パターン
１５１”〜１５１＃を同一平面上に有するＭＯ８型半導
体装置を得ることができる。
実施例４
リンを１０２０／♂以上含む第１の多結晶シリコンパタ
ーンからなるｒ−）を有するＭＯＳ ）ランａ） スｊ
’ Ｔｌ 〜Ｔ４ ト、砒素ｔ １０ ’ ”／１ｓ３
ｔ ４、膜抵抗１００ＭΩ力の第２の多結晶シリコンパ
ターンからなる抵抗値５００ＭΩの高抵抗素子Ｒ１，Ｒ
。
ーンからなるｒ−）を有するＭＯＳ ）ランａ） スｊ
’ Ｔｌ 〜Ｔ４ ト、砒素ｔ １０ ’ ”／１ｓ３
ｔ ４、膜抵抗１００ＭΩ力の第２の多結晶シリコンパ
ターンからなる抵抗値５００ＭΩの高抵抗素子Ｒ１，Ｒ
。
と、ＭＯＳ ）ランジスタＴ＠＊Ｔ４のトランスファダ
ートとなる第１の多結晶シリコンパターン及びこの／母
ターン上の絶縁膜に８メそりセル毎のコンタクトホール
な介して該パターンと接続するｉ、Ｉｌｌ、。
ートとなる第１の多結晶シリコンパターン及びこの／母
ターン上の絶縁膜に８メそりセル毎のコンタクトホール
な介して該パターンと接続するｉ、Ｉｌｌ、。
下記表に示す金属を含む多結晶シリコン／臂ターンから
なるワード線Ｗとから成る第１図図示の４Ｋｂスタティ
ックＲＡＭを構成した。
なるワード線Ｗとから成る第１図図示の４Ｋｂスタティ
ックＲＡＭを構成した。
上述した構成の４ＫｂスタティックＲＡＭと第１の多結
晶シリコン／ＩＰターンのみで形成したワード線をもつ
４ ＫｂスタティックＲＡＭ （比較例）とを比較し丸
、その結果を同表に併記した。
晶シリコン／ＩＰターンのみで形成したワード線をもつ
４ ＫｂスタティックＲＡＭ （比較例）とを比較し丸
、その結果を同表に併記した。
表
なお、本発明のＭＯｇ型半導体装置は上記実施例の構造
に限定されず、第５図に示す如くリフトオフ法で第２の
多結晶シリコンパターン１１愈〜１１４上に白金ノやタ
ーン１４１〜１４婁を被着し、これを配線として利用す
る構造にして屯よい。
に限定されず、第５図に示す如くリフトオフ法で第２の
多結晶シリコンパターン１１愈〜１１４上に白金ノやタ
ーン１４１〜１４婁を被着し、これを配線として利用す
る構造にして屯よい。
発明の効果
以上詳述した如く、本発明によれば多層配線化を可能に
して素子の高密度化を実現できると共に高速動作を達成
し得るＭＯ８型半導体装置及びかかるＭＯ８型半導体装
置を簡便に製造し得る方法を提供できるものである。
して素子の高密度化を実現できると共に高速動作を達成
し得るＭＯ８型半導体装置及びかかるＭＯ８型半導体装
置を簡便に製造し得る方法を提供できるものである。
第１図は４ ＫｂスタティックＲＡＭの回路図、第２図
（ａ）〜（ｆ）は本発明の実施例１におけるＭＯＳ Ｉ
ｔ半導体装置の製造１轡を示す断−図、第３図（ａ）、
（ｂ）は本発明の実施例２におけるＭＯＢ型半導体装置
の製造工程を示す断面図、第４図（、）〜（、）は本発
明の実施例３におけるＭＯＳ ｍ半導体装置の製造工程
を示す断面図、第５図は本発明の他の実施例を示すＭＯ
８型半導体装置の断面図である。 １・・・ｐ型シリコン基板、２・・・７４−ルド酸化膜
、３・・・ダート酸化膜、５ｍ 、’ｓ、 −・・第１
の多結晶シリコンパターン（ｆ−））、６１＃６．・・
・第１の多結晶シリコン配線、７・・・−型不純物領域
、８・・・第１ Ｃ） ＣＶＤ −８１０２膜、１１１
〜１１． ・・・第２の多結晶シリ神ンノやターン、１
４１〜１４ｇ・・・白金ノやターン、１５１へ１５１・
・・８ｌ−Ｐｔ合金パターン、１５１’〜１５ｓ’ −
８１−Ｍｏ合金ノ９ターン、１１１’〜１５ｓ＃・・・
別−Ｐｄ合合金クリーン１９・・・ｉｔ配線。
（ａ）〜（ｆ）は本発明の実施例１におけるＭＯＳ Ｉ
ｔ半導体装置の製造１轡を示す断−図、第３図（ａ）、
（ｂ）は本発明の実施例２におけるＭＯＢ型半導体装置
の製造工程を示す断面図、第４図（、）〜（、）は本発
明の実施例３におけるＭＯＳ ｍ半導体装置の製造工程
を示す断面図、第５図は本発明の他の実施例を示すＭＯ
８型半導体装置の断面図である。 １・・・ｐ型シリコン基板、２・・・７４−ルド酸化膜
、３・・・ダート酸化膜、５ｍ 、’ｓ、 −・・第１
の多結晶シリコンパターン（ｆ−））、６１＃６．・・
・第１の多結晶シリコン配線、７・・・−型不純物領域
、８・・・第１ Ｃ） ＣＶＤ −８１０２膜、１１１
〜１１． ・・・第２の多結晶シリ神ンノやターン、１
４１〜１４ｇ・・・白金ノやターン、１５１へ１５１・
・・８ｌ−Ｐｔ合金パターン、１５１’〜１５ｓ’ −
８１−Ｍｏ合金ノ９ターン、１１１’〜１５ｓ＃・・・
別−Ｐｄ合合金クリーン１９・・・ｉｔ配線。
Claims (1)
- 【特許請求の範囲】 （１）半導体基板上に設けられ九ＭＯ８）ランジスタの
ｒ−）となる第１の多結晶シリコソノ９ターンと、この
第１の多結晶シリコソノ９ターン上に直接屯しくけ絶縁
膜を介して、或いは一部が該多結晶シリコンパターンと
直接接触して設けられ九第２の多結晶シリコン−ターン
及び第２の金属原子を含む多結晶シリ；ンΔターンとを
具備し九ことを特徴とするＭＯ８１１半導体装置。 （２）［１０多結晶シリコンΔターンには１０ ｅｘ
以上の濃度の不純物を含むことを特徴とする特許請
求の範囲第１項記載のＭＯｇ型半導体装蒙。 （３） 第２の多結晶シリコンノ母ターンが金属原子
を含む領域を一部有することを特徴とする特許請求の範
囲第１項記載のＭＯｇｉｌｌ半導体装置。 （４）第２の金属原子を含む多結晶シリコンパターンに
おける金属原子の濃度が１０” ｍ−３以上であること
を特徴とする特許請求の範囲第１項記載のＭＯ８ｇ半導
体装置。 （５） 第２の金属原子を含む多結晶シリコンパター
ンが金属原子とシリコンとの合金からなることを特徴と
する特許請求の範囲第１項記載のＭＯ８型半導体装置。 （６）第２の金属原子を含む多結晶シリコン−ターンは
上面の一部もしくは全部に金属ａ４ターンが被着されて
いることを特徴とする特許請求の範囲第１項記載のＭＯ
Ｓ １ｉ半導体装置。 （７）金属原子及び第２の金属原子を含む多結晶シリコ
ン／母ターン上の金属パターンとして、白金、ハラシウ
ム、ニッケル、コバルト、鉄、タングステン、モリブデ
ン、クロム、タンタル、ニオブ、バナジウム、ハフニウ
ム、ジルコニウム、チタンのうちの少なくとも１種を用
いることを特徴とする特許請求の範囲第１項、第３項、
第４項、第５項又は第６項いずれか記載のＭＯｇ型半導
体装置。 （８）第２の多結晶シリコンパターンがメモリセル領域
内に１設けられることを特徴とする特許請求の範囲第１
項乃至第７項いずれか記載のＭＯＢ ｉ１ｊ半導体装置
。 （９） メモリセル領域内に設けられた第２の多結晶
シリコン・臂ターンはＩＭΩ以上の抵抗値をもつ抵抗素
子として機能することを特徴とする特許請求の範囲第８
項記載のＭｏ１ｌ型半導体装置。 α１ 抵抗素子として用いられる第２の多結晶シリコン
ノ４ターンは金属原子以外の不純物がｌ〇 −以下の浸
度で含むことを特徴とする特許請求の範囲第８項又は第
９項記載のＭＯａ型半導体装置。 ０１ 第２の金属原子を含む多結晶シリコン／臂ター
ンが複数のメモリセルのトランスファゲートを同時に開
閉するワード線と並列接線された配線であることを特徴
とする特許請求の範囲第８項又は第９項記載のＭＯＢ
ｇ半導体装置。 （６）半導体基板上に第１の多結晶シリコンパターンか
らなるｆ−）を有するＭＯＢ ）ランジスタを形成する
工程と、全面に多結晶シリコン層を前記第１の多結晶シ
リコンパターンに対して直接もしくは絶縁膜を介して、
或いは一部が腋多結晶シリコンパターンと直接接触する
ように堆積する工程と、この多結晶シリコン層をパター
ニングして複数の第２の多結晶シリコンパターンを形成
する工程と、これら第２の多結晶シリコン／ｆターンの
うちの特定のパターンに金属原子を選択的にドーピング
して第２の金属原子を含む多−結晶シリ；ンパターンを
形成す石工程とを具備したことを特徴とするＭＯＢ型半
導体装置の製造方法。 （２）複数の第２の多結晶シリ；ン／母ターンのうちの
特定のＩ４ターンに金属原子をドーピングする手段とし
て、金属原子名イオン注入し熱処理する方法を用いるこ
とを特徴とする特許請求［。 の範囲第１２項記載のＭＯ８ｆｉ牛導体装置の製造方法
・ α◆ 複数の第２の多結晶シリコンパターンのうちの特
定のツヤターンに金属原子をドーピングする手段として
、該特定のパターン上に金属パターンを選択的に形成し
、熱処理を施して該金属パターンの金属原子を特定のパ
ターンに拡散させる方法を用いることを４１１１とする
特許請求の範囲第１２項記載のＭＯ１１型半導体装置の
製造方法。 （ト）金属パターンとなるパターニング前の金属層の被
着をスノ譬ツタ蒸着法によシ行なうことｔ−特徴とする
特許請求の範囲第１４項記載のＭＯ８型半導体装置の製
造方法。 （２）金属／臂ターンとなるｉ４ターニング前の金属層
の被着を金属ＣＶＤ法によシ行なうことを特徴とする特
許請求の範囲第１４項記載のＭＯ８型半導体装置の製造
方法。 α乃 金属層を被着する際の温度を、半導体基板にＭＯ
Ｂ ）ランジスタのソース、ドレイン領域を形成する時
のアニール処理温度以下に設定することを特徴とする特
許請求の範囲第１５項又は第１６項記載のＭＯ８ｉ１牛
導体装置の製造方法。 α枠 金属パターンの金属原子を特定の第２の多結晶シ
リコンパターンに拡散させるための熱処理手段として、
加熱方法もしくはレーデ加熱法を用いることを特徴とす
る特許請求の範囲第１４項記載のＭＯ８型半導体装置の
製造方法。 （至）金属／ＩＦターンの金属原子を特定の第２の多結
晶シリコンパターンに拡散させるためＯ熱処理温度を、
半導体基板にＭＯＢ ）ランジスタのソース、ドレイン
領域を形成する時のアニール処理温度以下に設定するこ
とを特徴とする特許請求の範囲第１４項又は第１８１項
記載のＭＯｇ型半導体装置の製造方法。 （ホ）金属パターンの金属原子を特定の第２の多結晶シ
リコンパターンに拡散させた後、該金属パターンを残存
させることを特徴とする特許請求の範囲第１４項記載の
ＭＯＢ型半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192228A JPS5893347A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓ型半導体装置及びその製造方法 |
| US06/445,247 US4604641A (en) | 1981-11-30 | 1982-11-29 | Semiconductor device and method for manufacturing the same |
| DE8282111033T DE3277393D1 (en) | 1981-11-30 | 1982-11-30 | Semiconductor device with wiring layers and method of manufacturing the same |
| EP82111033A EP0080730B1 (en) | 1981-11-30 | 1982-11-30 | Semiconductor device with wiring layers and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192228A JPS5893347A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893347A true JPS5893347A (ja) | 1983-06-03 |
Family
ID=16287788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192228A Pending JPS5893347A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4604641A (ja) |
| EP (1) | EP0080730B1 (ja) |
| JP (1) | JPS5893347A (ja) |
| DE (1) | DE3277393D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6185843A (ja) * | 1984-10-04 | 1986-05-01 | Nec Corp | 半導体装置 |
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1981
- 1981-11-30 JP JP56192228A patent/JPS5893347A/ja active Pending
-
1982
- 1982-11-29 US US06/445,247 patent/US4604641A/en not_active Expired - Lifetime
- 1982-11-30 DE DE8282111033T patent/DE3277393D1/de not_active Expired
- 1982-11-30 EP EP82111033A patent/EP0080730B1/en not_active Expired
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| US4604641A (en) | 1986-08-05 |
| EP0080730A2 (en) | 1983-06-08 |
| DE3277393D1 (en) | 1987-10-29 |
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