JPH05291508A - 集積回路素子およびその検査方法 - Google Patents
集積回路素子およびその検査方法Info
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- JPH05291508A JPH05291508A JP4094499A JP9449992A JPH05291508A JP H05291508 A JPH05291508 A JP H05291508A JP 4094499 A JP4094499 A JP 4094499A JP 9449992 A JP9449992 A JP 9449992A JP H05291508 A JPH05291508 A JP H05291508A
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- Japan
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- burn
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- test result
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Abstract
(57)【要約】
【目的】 半導体集積回路のバーンイン処理中の内部活
性度を向上し、同時にテストを行うことによってテスト
にかかわる時間を短縮する。 【構成】 半導体集積回路２１内部にＥ2ＰＲＯＭ２
２、テストモードコントロール回路２３、テストバーン
イン用ＲＯＭ２４、中央処理装置２５および機能ブロッ
ク２６を内部バス２７を介して接続し、テストモードコ
ントロール回路２３にテスト端子２８を接続する。テス
ト端子２８に信号入力することによってテストモードコ
ントロール回路２３がテストバーンイン用ＲＯＭ２４か
らのプログラムの読出しを可能にし、テストバーンイン
用ＲＯＭ２４に記憶されているプログラムに基づいてＣ
ＰＵ２５が機能ブロック２６内部のテストを行い、テス
ト結果をＥ2ＰＲＯＭ２２に記憶する。
性度を向上し、同時にテストを行うことによってテスト
にかかわる時間を短縮する。 【構成】 半導体集積回路２１内部にＥ2ＰＲＯＭ２
２、テストモードコントロール回路２３、テストバーン
イン用ＲＯＭ２４、中央処理装置２５および機能ブロッ
ク２６を内部バス２７を介して接続し、テストモードコ
ントロール回路２３にテスト端子２８を接続する。テス
ト端子２８に信号入力することによってテストモードコ
ントロール回路２３がテストバーンイン用ＲＯＭ２４か
らのプログラムの読出しを可能にし、テストバーンイン
用ＲＯＭ２４に記憶されているプログラムに基づいてＣ
ＰＵ２５が機能ブロック２６内部のテストを行い、テス
ト結果をＥ2ＰＲＯＭ２２に記憶する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路素子とその検
査方法に関する。
査方法に関する。
【０００２】
【従来の技術】通常、初期不良の発生を目的とするバー
ンイン処理を行った後、最終テストで良品と見なされた
集積回路が製品として出荷される。
ンイン処理を行った後、最終テストで良品と見なされた
集積回路が製品として出荷される。
【０００３】図４は、第１の従来例のバーンイン装置１
の電気的構成を示すブロック図である。バーンイン処理
が行われる半導体集積回路（以下、ＩＣと記す）２が、
電源３およびブロック信号発生回路４が接続されたバー
ンインボード５に設置されている。バーンイン処理中に
は、バーンインボード５を介して電源とクロック信号と
がＩＣ２に供給される。
の電気的構成を示すブロック図である。バーンイン処理
が行われる半導体集積回路（以下、ＩＣと記す）２が、
電源３およびブロック信号発生回路４が接続されたバー
ンインボード５に設置されている。バーンイン処理中に
は、バーンインボード５を介して電源とクロック信号と
がＩＣ２に供給される。
【０００４】図５は、図４に示されるバーンイン装置１
を用いるＩＣ２のテスト工程を説明する工程図である。
ステップａ１では、前述のバーンイン装置１を用いてバ
ーンイン処理が行われ、その後にステップａ２ではタイ
マが正常に作動しているかをテストするタイマテスト、
データの書込み／読出しが正確に行われるかをテストす
るＥＰＲＯＭテスト、入力信号に対して出力される出力
信号が期待値を満足しているかをテストする入出力テス
トなどの最終テストが行われる。
を用いるＩＣ２のテスト工程を説明する工程図である。
ステップａ１では、前述のバーンイン装置１を用いてバ
ーンイン処理が行われ、その後にステップａ２ではタイ
マが正常に作動しているかをテストするタイマテスト、
データの書込み／読出しが正確に行われるかをテストす
るＥＰＲＯＭテスト、入力信号に対して出力される出力
信号が期待値を満足しているかをテストする入出力テス
トなどの最終テストが行われる。
【０００５】近年、ＩＣ２の大規模化、高集積化に伴
い、ＩＣ２のテストに要する時間が増大する傾向にあ
り、また高品質、高信頼性を保証することも困難になっ
てきている。
い、ＩＣ２のテストに要する時間が増大する傾向にあ
り、また高品質、高信頼性を保証することも困難になっ
てきている。
【０００６】高品質、高信頼性を確保するためにバーン
イン処理が行われる。しかしながら図４に示されるバー
ンイン装置１では、ＩＣ２に対して電源とクロック信号
が供給されるのみであり、ＩＣ２内部を使用状態と同程
度まで活性化することはできず、初期不良を完全に発生
できない場合がある。また、バーンイン処理中にテスト
を行うことができないため、最終テストで全てテスト項
目にわたってテストを行わなければならず、バーンイン
処理後のテスト時間が長いという問題がある。
イン処理が行われる。しかしながら図４に示されるバー
ンイン装置１では、ＩＣ２に対して電源とクロック信号
が供給されるのみであり、ＩＣ２内部を使用状態と同程
度まで活性化することはできず、初期不良を完全に発生
できない場合がある。また、バーンイン処理中にテスト
を行うことができないため、最終テストで全てテスト項
目にわたってテストを行わなければならず、バーンイン
処理後のテスト時間が長いという問題がある。
【０００７】
【発明が解決しようとする課題】図６は、第２の従来例
であるバーンイン装置６の電気的構成を示すブロック図
である。バーンイン処理が行われるＩＣ２が、電源７、
クロック信号発生回路８およびドライバ９が接続された
バーンインボード１０に設置されている。クロック信号
発生回路８およびドライバ９は、パターンジェネレータ
１１に接続されている。パターンジェネレータ１１に
は、ＩＣ２に入力されるテスト信号の期待値などが記憶
されている。
であるバーンイン装置６の電気的構成を示すブロック図
である。バーンイン処理が行われるＩＣ２が、電源７、
クロック信号発生回路８およびドライバ９が接続された
バーンインボード１０に設置されている。クロック信号
発生回路８およびドライバ９は、パターンジェネレータ
１１に接続されている。パターンジェネレータ１１に
は、ＩＣ２に入力されるテスト信号の期待値などが記憶
されている。
【０００８】バーンイン処理中にはＩＣ２に対して電源
およびクロック信号が入力されるとともに、ドライバ９
からＩＣ２内部を動作させるテスト信号が入力される。
パターンジェネレータ１１は、クロック信号発生回路８
から出力されるクロック信号に伴い、ドライバ９に対し
テスト信号データを出力する。ドライバ９は、入力され
たテスト信号データに基づいて合成したテスト信号をバ
ーンインボード１０を介してＩＣ２に出力する。ＩＣ２
内部は、ドライバ９を介して入力されるテスト信号によ
って、使用時と同程度にまで活性化される。しかしなが
ら、バーンイン装置６を用いてもバーンイン処理中にテ
ストを行うことはできず、図５のステップａ２に示され
るテスト時間を短縮することはできない。
およびクロック信号が入力されるとともに、ドライバ９
からＩＣ２内部を動作させるテスト信号が入力される。
パターンジェネレータ１１は、クロック信号発生回路８
から出力されるクロック信号に伴い、ドライバ９に対し
テスト信号データを出力する。ドライバ９は、入力され
たテスト信号データに基づいて合成したテスト信号をバ
ーンインボード１０を介してＩＣ２に出力する。ＩＣ２
内部は、ドライバ９を介して入力されるテスト信号によ
って、使用時と同程度にまで活性化される。しかしなが
ら、バーンイン装置６を用いてもバーンイン処理中にテ
ストを行うことはできず、図５のステップａ２に示され
るテスト時間を短縮することはできない。
【０００９】図７は、第３の従来例を示すバーンイン装
置１２の電気的構成を示すブロック図である。バーンイ
ン処理が行われるＩＣ２は、電源１３、クロック信号発
生回路１４、ドライバ１５およびコンパレータ１６が接
続されたバーンインボード１７に設置されている。クロ
ック信号発生回路１４およびドライバ１５はパターンジ
ェネレータ１８に接続されており、コンパレータ１６は
期待値用メモリ１９およびテスト結果メモリ２０に接続
されている。第３の従来例で用いられるバーンインボー
ド１２は、第２の従来例で用いられるバーンイン装置６
にコンパレータ１６、期待値用メモリ１９およびテスト
結果メモリ２０が付加されており、ＩＣ２からバーンイ
ンボードに対して出力が行われるという点について異な
っている。バーンイン装置１２を用いてバーンイン装置
６で行われたようなテスト信号がＩＣ２に入力されると
ともに、バーンイン装置１２では、入力された信号に相
当する出力値をＩＣ２から得ることができる。
置１２の電気的構成を示すブロック図である。バーンイ
ン処理が行われるＩＣ２は、電源１３、クロック信号発
生回路１４、ドライバ１５およびコンパレータ１６が接
続されたバーンインボード１７に設置されている。クロ
ック信号発生回路１４およびドライバ１５はパターンジ
ェネレータ１８に接続されており、コンパレータ１６は
期待値用メモリ１９およびテスト結果メモリ２０に接続
されている。第３の従来例で用いられるバーンインボー
ド１２は、第２の従来例で用いられるバーンイン装置６
にコンパレータ１６、期待値用メモリ１９およびテスト
結果メモリ２０が付加されており、ＩＣ２からバーンイ
ンボードに対して出力が行われるという点について異な
っている。バーンイン装置１２を用いてバーンイン装置
６で行われたようなテスト信号がＩＣ２に入力されると
ともに、バーンイン装置１２では、入力された信号に相
当する出力値をＩＣ２から得ることができる。
【００１０】期待値用メモリ１９にはＩＣ２から出力さ
れる出力値の期待値が記憶されており、バーンインボー
ド１７を介して出力されるＩＣ２の出力値は、コンパレ
ータ１６において期待値用メモリ１９に記憶されている
期待値と比較され、その比較結果がテスト結果メモリ２
０に記憶される。このため、図５のステップａ２に示さ
れるようなテストは全てバーンイン処理中に行われ、バ
ーンイン処理後にテスト結果をテスト結果メモリ２０か
ら読出すことによって、ＩＣ２の良否判定が行われる。
れる出力値の期待値が記憶されており、バーンインボー
ド１７を介して出力されるＩＣ２の出力値は、コンパレ
ータ１６において期待値用メモリ１９に記憶されている
期待値と比較され、その比較結果がテスト結果メモリ２
０に記憶される。このため、図５のステップａ２に示さ
れるようなテストは全てバーンイン処理中に行われ、バ
ーンイン処理後にテスト結果をテスト結果メモリ２０か
ら読出すことによって、ＩＣ２の良否判定が行われる。
【００１１】前述のような第２および第３の従来例に示
されるバーンイン装置６，１２を用いれば、ＩＣ２の内
部を活性化することができ、また、第３の従来例では、
バーンイン処理後にファンクションテストを行う必要が
なく、テスト結果メモリの記憶を読出すことによってＩ
Ｃの良否を判定することができる。しかしながら、これ
らのバーンイン装置６，１２はパターンジェネレータ１
７，１８にテスト信号用データ等をＩＣ２毎に記憶させ
なければならず、テスト信号の発生を容易に行うことが
できないという問題がある。
されるバーンイン装置６，１２を用いれば、ＩＣ２の内
部を活性化することができ、また、第３の従来例では、
バーンイン処理後にファンクションテストを行う必要が
なく、テスト結果メモリの記憶を読出すことによってＩ
Ｃの良否を判定することができる。しかしながら、これ
らのバーンイン装置６，１２はパターンジェネレータ１
７，１８にテスト信号用データ等をＩＣ２毎に記憶させ
なければならず、テスト信号の発生を容易に行うことが
できないという問題がある。
【００１２】また、ＩＣ２の入出力を制御するために、
各ＩＣ２に適応するバーンインボード１７を用意しなけ
ればならず、バーンインボード１７が複雑になるという
問題や、装置が大形化するという問題がある。
各ＩＣ２に適応するバーンインボード１７を用意しなけ
ればならず、バーンインボード１７が複雑になるという
問題や、装置が大形化するという問題がある。
【００１３】本発明の目的は、バーンイン処理中に容易
にテストが行え、バーンイン後のテスト時間を短縮する
ことができる半導体集積回路およびその検査方法を提供
することである。
にテストが行え、バーンイン後のテスト時間を短縮する
ことができる半導体集積回路およびその検査方法を提供
することである。
【００１４】
【課題を解決するための手段】本発明は、テスト用プロ
グラムが記憶される記憶手段と、前記記憶手段に記憶さ
れているプログラムに基づいてテスト動作を行う制御手
段とを含む集積回路素子において、前記制御手段が行う
テスト動作によって得られるテスト結果を記憶するテス
ト結果記憶手段を含むことを特徴とする集積回路素子で
ある。
グラムが記憶される記憶手段と、前記記憶手段に記憶さ
れているプログラムに基づいてテスト動作を行う制御手
段とを含む集積回路素子において、前記制御手段が行う
テスト動作によって得られるテスト結果を記憶するテス
ト結果記憶手段を含むことを特徴とする集積回路素子で
ある。
【００１５】また本発明は、テスト用プログラムが記憶
される記憶手段と、前記記憶手段に記憶されているプロ
グラムに基づいてテスト動作を行う制御手段と、前記制
御手段が行うテスト動作によって得られるテスト結果を
記憶するテスト結果記憶手段とを備える集積回路素子を
検査する方法において、集積回路素子をバーンイン処理
しつつ、集積回路素子に少なくとも駆動電力を供給して
予め定めるテスト動作を行わせ、テスト結果をテスト結
果記憶手段に記憶する工程と、前記テスト結果記憶手段
に記憶されているテスト結果を読出して、前記テスト結
果に基づく集積回路素子の良否を判定する工程と、集積
回路素子にテスト用制御信号を入力してテストを行う工
程とを含むことを特徴とする集積回路素子の検査方法で
ある。
される記憶手段と、前記記憶手段に記憶されているプロ
グラムに基づいてテスト動作を行う制御手段と、前記制
御手段が行うテスト動作によって得られるテスト結果を
記憶するテスト結果記憶手段とを備える集積回路素子を
検査する方法において、集積回路素子をバーンイン処理
しつつ、集積回路素子に少なくとも駆動電力を供給して
予め定めるテスト動作を行わせ、テスト結果をテスト結
果記憶手段に記憶する工程と、前記テスト結果記憶手段
に記憶されているテスト結果を読出して、前記テスト結
果に基づく集積回路素子の良否を判定する工程と、集積
回路素子にテスト用制御信号を入力してテストを行う工
程とを含むことを特徴とする集積回路素子の検査方法で
ある。
【００１６】
【作用】本発明に従えば、記憶手段がテスト用プログラ
ムを記憶し、制御手段が前記記憶手段に記憶されている
プログラムに基づいてテスト動作を行う集積回路素子に
おいて、テスト結果記憶手段が前記制御手段が行うテス
ト動作によって得られるテスト結果を記憶する。集積回
路素子内部にテスト結果が記憶されるため、テスト結果
を外部で検出し記憶する構成が不要となる。
ムを記憶し、制御手段が前記記憶手段に記憶されている
プログラムに基づいてテスト動作を行う集積回路素子に
おいて、テスト結果記憶手段が前記制御手段が行うテス
ト動作によって得られるテスト結果を記憶する。集積回
路素子内部にテスト結果が記憶されるため、テスト結果
を外部で検出し記憶する構成が不要となる。
【００１７】また本発明に従えば、集積回路にバーンイ
ン処理を行う際に、集積回路素子に少なくとも駆動電力
を供給して予め定めるテスト動作を行わせ、テスト結果
をテスト結果記憶手段に記憶する。前記テスト結果記憶
手段に記憶されたテスト結果を読出して、前記テスト結
果に基づく集積回路素子の良否が判定される。バーンイ
ン処理後には、集積回路素子にテスト用制御信号を入力
してテストを行う。
ン処理を行う際に、集積回路素子に少なくとも駆動電力
を供給して予め定めるテスト動作を行わせ、テスト結果
をテスト結果記憶手段に記憶する。前記テスト結果記憶
手段に記憶されたテスト結果を読出して、前記テスト結
果に基づく集積回路素子の良否が判定される。バーンイ
ン処理後には、集積回路素子にテスト用制御信号を入力
してテストを行う。
【００１８】このため、バーンイン処理中の集積回路素
子内部の活性化を向上することができ、同時にテスト結
果を記憶することができ、バーンインテスト後、テスト
結果を読出すことで、バーンイン中に行われたテスト項
目についての良否判定を行うことができ、これらのテス
ト項目については、バーンイン処理後にテストをする必
要がないため、バーンイン処理後のテスト時間を短縮す
ることができる。
子内部の活性化を向上することができ、同時にテスト結
果を記憶することができ、バーンインテスト後、テスト
結果を読出すことで、バーンイン中に行われたテスト項
目についての良否判定を行うことができ、これらのテス
ト項目については、バーンイン処理後にテストをする必
要がないため、バーンイン処理後のテスト時間を短縮す
ることができる。
【００１９】
【実施例】図１は、本発明の一実施例である半導体集積
回路（以下、ＩＣと記す）２１の電気的構成を示すブロ
ック図である。電気的に書込み／消去が可能なリードオ
ンリメモリ（以下、Ｅ2ＰＲＯＭと記す）２２、テスト
モードコントロール回路２３、テストバーンイン用リー
ドオンリメモリ（以下、ＲＯＭと記す）２４、中央処理
装置（以下、ＣＰＵと記す）２５およびメモリやタイマ
などを含む機能ブロック２６が内部バス２７を介して接
続されている。テストモードコントロール回路２３には
テスト端子２８が接続されている。
回路（以下、ＩＣと記す）２１の電気的構成を示すブロ
ック図である。電気的に書込み／消去が可能なリードオ
ンリメモリ（以下、Ｅ2ＰＲＯＭと記す）２２、テスト
モードコントロール回路２３、テストバーンイン用リー
ドオンリメモリ（以下、ＲＯＭと記す）２４、中央処理
装置（以下、ＣＰＵと記す）２５およびメモリやタイマ
などを含む機能ブロック２６が内部バス２７を介して接
続されている。テストモードコントロール回路２３には
テスト端子２８が接続されている。
【００２０】テストバーンイン用ＲＯＭ２４には、ＩＣ
２１内部をテストするためのプログラムが記憶されてお
り、テスト端子２８からテスト信号が入力されれば、テ
ストモードコントロール回路２３がテストバーンイン用
ＲＯＭ２４からのプログラムの読出しを可能とし、ＩＣ
２内部のテストが開始される。ＣＰＵ２５は、テストバ
ーンイン用ＲＯＭ２４内部のプログラムに基づいて動作
を行い、機能ブロック２６のテストを行う。機能ブロッ
ク２６のテストとは、たとえばタイマのテストや、ＥＰ
ＲＯＭのテストなどである。機能ブロック２６のテスト
結果は、Ｅ2 ＰＲＯＭ２２に記憶される。
２１内部をテストするためのプログラムが記憶されてお
り、テスト端子２８からテスト信号が入力されれば、テ
ストモードコントロール回路２３がテストバーンイン用
ＲＯＭ２４からのプログラムの読出しを可能とし、ＩＣ
２内部のテストが開始される。ＣＰＵ２５は、テストバ
ーンイン用ＲＯＭ２４内部のプログラムに基づいて動作
を行い、機能ブロック２６のテストを行う。機能ブロッ
ク２６のテストとは、たとえばタイマのテストや、ＥＰ
ＲＯＭのテストなどである。機能ブロック２６のテスト
結果は、Ｅ2 ＰＲＯＭ２２に記憶される。
【００２１】図２は、本発明に用いられるバーンイン装
置３２の電気的構成を示すブロック図である。バーンイ
ン処理が行われるＩＣ２１が、電源２９およびクロック
信号発生回路３０が接続されたバーンインボード３１に
設置されている。バーンイン処理中には、ＩＣ２１に対
してクロック信号および電源が供給され、前述のテスト
端子２８にもテスト信号として電源が供給され、テスト
モードコントロール回路２３がテストバーンイン用ＲＯ
Ｍ２４のプログラムの読出しを可能とする。これにより
前述の機能ブロック２６のテストが行われる。
置３２の電気的構成を示すブロック図である。バーンイ
ン処理が行われるＩＣ２１が、電源２９およびクロック
信号発生回路３０が接続されたバーンインボード３１に
設置されている。バーンイン処理中には、ＩＣ２１に対
してクロック信号および電源が供給され、前述のテスト
端子２８にもテスト信号として電源が供給され、テスト
モードコントロール回路２３がテストバーンイン用ＲＯ
Ｍ２４のプログラムの読出しを可能とする。これにより
前述の機能ブロック２６のテストが行われる。
【００２２】図３は、図１に示されるＩＣ２１のテスト
工程を説明する工程図である。ステップｂ１では、バー
ンイン処理と同時に、前述したタイマテストやＥＰＲＯ
Ｍテストなどのテストが行われ、テスト結果はＥ2ＰＲ
ＯＭ２２に記憶される。ステップｂ２では、ステップｂ
１で行われたテストの結果がＥ2ＰＲＯＭ２２から読出
され、ステップｂ３では、ステップｂ１で行われなかっ
たＤＣテストと称される入力電流、出力電流、入力リー
ク、消費電流などのテストや、ＡＣテストと称されるタ
イミングや周波数などのテストなどの入出力テストなど
が最終テストとして行われる。
工程を説明する工程図である。ステップｂ１では、バー
ンイン処理と同時に、前述したタイマテストやＥＰＲＯ
Ｍテストなどのテストが行われ、テスト結果はＥ2ＰＲ
ＯＭ２２に記憶される。ステップｂ２では、ステップｂ
１で行われたテストの結果がＥ2ＰＲＯＭ２２から読出
され、ステップｂ３では、ステップｂ１で行われなかっ
たＤＣテストと称される入力電流、出力電流、入力リー
ク、消費電流などのテストや、ＡＣテストと称されるタ
イミングや周波数などのテストなどの入出力テストなど
が最終テストとして行われる。
【００２３】以上のように本実施例によれば、テストバ
ーンイン用ＲＯＭ２４内部のプログラムに基づいて自己
テストを容易に行うことができ、Ｅ2ＰＲＯＭ２２にテ
スト結果を記憶することができる。バーンイン処理後の
テストはバーンイン処理中に実行されなかったもののみ
を行えばよく、テスト時間を短縮することができる。ま
た、タイマテストやＥＰＲＯＭテストなどの他のテスト
項目に比べてテスト時間が長いテストをバーンイン処理
中に行うことによって、テスト時間をより短縮すること
ができる。
ーンイン用ＲＯＭ２４内部のプログラムに基づいて自己
テストを容易に行うことができ、Ｅ2ＰＲＯＭ２２にテ
スト結果を記憶することができる。バーンイン処理後の
テストはバーンイン処理中に実行されなかったもののみ
を行えばよく、テスト時間を短縮することができる。ま
た、タイマテストやＥＰＲＯＭテストなどの他のテスト
項目に比べてテスト時間が長いテストをバーンイン処理
中に行うことによって、テスト時間をより短縮すること
ができる。
【００２４】また本実施例によれば、テスト端子２８か
らテスト信号を入力するだけでＩＣ２内部のテストが開
始され、ＩＣ２内部にテスト結果が記憶されるため、バ
ーンイン装置３２にテスト信号を入力したり、テスト結
果を記憶するなどの複雑な機能が必要なく、簡略化され
たバーンイン装置３２を用いてＩＣ２１内部が活性化さ
れるバーンイン処理を行うことができる。テストを行う
ことによってバーンイン中にＩＣ２１内部が活性化され
て初期不良の発生が促進し、出荷されるＩＣ２１の品
質、信頼性が向上する。
らテスト信号を入力するだけでＩＣ２内部のテストが開
始され、ＩＣ２内部にテスト結果が記憶されるため、バ
ーンイン装置３２にテスト信号を入力したり、テスト結
果を記憶するなどの複雑な機能が必要なく、簡略化され
たバーンイン装置３２を用いてＩＣ２１内部が活性化さ
れるバーンイン処理を行うことができる。テストを行う
ことによってバーンイン中にＩＣ２１内部が活性化され
て初期不良の発生が促進し、出荷されるＩＣ２１の品
質、信頼性が向上する。
【００２５】本実施例においてテスト結果を記憶するＥ
2ＰＲＯＭ２２はＩＣ２１内部に構成されているＥ2ＰＲ
ＯＭ２２を用いてもよく、またテスト結果を記憶するた
めに付加したものでもよい。
2ＰＲＯＭ２２はＩＣ２１内部に構成されているＥ2ＰＲ
ＯＭ２２を用いてもよく、またテスト結果を記憶するた
めに付加したものでもよい。
【００２６】また本実施例では、テストの制御をＣＰＵ
２５を用いて行ったけれども、テストを行うためのＣＰ
Ｕを付加して、ＣＰＵ２５を用いずにテストを行っても
よい。
２５を用いて行ったけれども、テストを行うためのＣＰ
Ｕを付加して、ＣＰＵ２５を用いずにテストを行っても
よい。
【００２７】また本実施例によれば、タイマテストをバ
ーンイン処理中に行えるため、バーンイン処理時間をＥ
2ＰＲＯＭ２２に記憶させることができ、バーンイン処
理が行われた時間を各ＩＣ２１から確認することができ
るという効果も得られた。
ーンイン処理中に行えるため、バーンイン処理時間をＥ
2ＰＲＯＭ２２に記憶させることができ、バーンイン処
理が行われた時間を各ＩＣ２１から確認することができ
るという効果も得られた。
【００２８】
【発明の効果】本発明によれば、テスト対象の集積回路
に備えられるテスト用プログラムが記憶される記憶手段
と、前記記憶手段に記憶されているプログラムに基づい
てテスト動作が行われ、そのテスト結果は集積回路素子
において、テスト結果記憶手段に記憶されるようにし
た。このため、テスト終了後にテスト結果記憶手段から
テスト結果を読出すことによってテストの結果を知るこ
とができ、バーンイン処理中に本発明の集積回路素子を
用いてテストを行えば、バーンイン処理後のテスト項目
を減少させ、テストに要する時間を短縮することができ
る。
に備えられるテスト用プログラムが記憶される記憶手段
と、前記記憶手段に記憶されているプログラムに基づい
てテスト動作が行われ、そのテスト結果は集積回路素子
において、テスト結果記憶手段に記憶されるようにし
た。このため、テスト終了後にテスト結果記憶手段から
テスト結果を読出すことによってテストの結果を知るこ
とができ、バーンイン処理中に本発明の集積回路素子を
用いてテストを行えば、バーンイン処理後のテスト項目
を減少させ、テストに要する時間を短縮することができ
る。
【００２９】また本発明によれば、バーンイン処理中に
少なくとも駆動電力を供給するだけでテスト動作を行わ
せることができ、テストが容易に行えるとともに、バー
ンイン処理を行う装置を簡略化することができる。テス
ト結果をテスト結果記憶手段に記憶することができるた
め、バーンイン処理後に記憶されたテスト結果を読出す
ことによってバーンイン処理中に行われたテストの結果
を知ることができ、このテスト結果によって集積回路素
子の良否判定することができる。バーンイン処理中に行
われなかったテストに関してのみバーンイン処理後のテ
ストを行えばよく、バーンイン処理後に行われるテスト
時間を短縮することができる。
少なくとも駆動電力を供給するだけでテスト動作を行わ
せることができ、テストが容易に行えるとともに、バー
ンイン処理を行う装置を簡略化することができる。テス
ト結果をテスト結果記憶手段に記憶することができるた
め、バーンイン処理後に記憶されたテスト結果を読出す
ことによってバーンイン処理中に行われたテストの結果
を知ることができ、このテスト結果によって集積回路素
子の良否判定することができる。バーンイン処理中に行
われなかったテストに関してのみバーンイン処理後のテ
ストを行えばよく、バーンイン処理後に行われるテスト
時間を短縮することができる。
【図１】本発明の一実施例である半導体集積回路２１の
電気的構成を示すブロック図である。
電気的構成を示すブロック図である。
【図２】本発明に用いれらるバーンイン装置３２の電気
的構成を示すブロック図である。
的構成を示すブロック図である。
【図３】図１に示される半導体集積回路２１のテスト工
程を説明する工程図である。
程を説明する工程図である。
【図４】第１の従来例に用いられるバーンイン装置１の
電気的構成を示すブロック図である。
電気的構成を示すブロック図である。
【図５】図４に示されるバーンイン装置１を用いる半導
体集積回路２のテスト工程を説明する工程図である。
体集積回路２のテスト工程を説明する工程図である。
【図６】第２の従来例に用いられるバーンイン装置６の
電気的構成を示すブロック図である。
電気的構成を示すブロック図である。
【図７】第３の従来例に用いれらるバーンイン装置１２
の電気的構成を示すブロック図である。
の電気的構成を示すブロック図である。
２１ 半導体集積回路 ２２ Ｅ2ＰＲＯＭ ２３ テストモードコントロール回路 ２４ テストバーンイン用リードオンリメモリ ２５ 中央処理装置 ２６ 機能ブロック ２８ テスト端子 ２９ 電源 ３２ バーンイン装置
Claims (2)
- 【請求項１】 テスト用プログラムが記憶される記憶手
段と、 前記記憶手段に記憶されているプログラムに基づいてテ
スト動作を行う制御手段と、 前記制御手段が行うテスト動作によって得られるテスト
結果を記憶するテスト結果記憶手段とを含むことを特徴
とする集積回路素子。 - 【請求項２】 テスト用プログラムが記憶される記憶手
段と、前記記憶手段に記憶されているプログラムに基づ
いてテスト動作を行う制御手段と、前記制御手段が行う
テスト動作によって得られるテスト結果を記憶するテス
ト結果記憶手段とを備える集積回路素子を検査する方法
において、 集積回路素子をバーンイン処理しつつ、集積回路素子に
少なくとも駆動電力を供給して予め定めるテスト動作を
行わせ、テスト結果をテスト結果記憶手段に記憶する工
程と、 前記テスト結果記憶手段に記憶されているテスト結果を
読出して、前記テスト結果に基づく集積回路素子の良否
を判定する工程と、 集積回路素子にテスト用制御信号を入力してテストを行
う工程とを含むことを特徴とする集積回路素子の検査方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4094499A JPH05291508A (ja) | 1992-04-14 | 1992-04-14 | 集積回路素子およびその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4094499A JPH05291508A (ja) | 1992-04-14 | 1992-04-14 | 集積回路素子およびその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291508A true JPH05291508A (ja) | 1993-11-05 |
Family
ID=14112007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4094499A Pending JPH05291508A (ja) | 1992-04-14 | 1992-04-14 | 集積回路素子およびその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291508A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN119881514A (zh) * | 2023-10-16 | 2025-04-25 | 荣耀终端股份有限公司 | 设备测试方法、电子设备和存储介质 |
-
1992
- 1992-04-14 JP JP4094499A patent/JPH05291508A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN119881514A (zh) * | 2023-10-16 | 2025-04-25 | 荣耀终端股份有限公司 | 设备测试方法、电子设备和存储介质 |
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