JPH05291509A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】製造工程を複雑化することなく既存の抵抗器を
用いることによって、占有面積が小さく、誤差や変動が
少なく、かつ雑音に影響されにくい高抵抗値を有する抵
抗器を形成する。 【構成】配線層２もしくは電極形成層５相互を接続する
コンタクトホールの接触抵抗および上記コンタクトホー
ルの有するカバレジの低下した部分ｄによる抵抗を利用
して、二層の配線層もしくは電極形成層を互い違いに配
置する。そして、上記二層の配線層もしくは電極形成層
を上記コンタクトホールで接続した鎖状の抵抗器を形成
することによって、直列に接続された抵抗器を使用す
る。あるいは、上記二層の配線層を電極形成層上に残す
ことによってコンタクトホールを形成し、互い違いに配
置する。そして、上記二層の配線層もしくは電極形成層
を上記コンタクトホールで接続した鎖状の抵抗器を形成
することによって、直列に接続された抵抗器を使用す
る。また、配線層と同一の製造工程において切断可能な
ヒューズ部を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路内にお
ける抵抗器に関するものであり、特に半導体集積回路内
における抵抗器の占有面積の低減に有効である。

【０００２】

【従来の技術】半導体集積回路においては、様々な用途
で抵抗器が使用されている。そして、上記半導体集積回
路内の抵抗器として、ＭＯＳトランジスタ等の能動素
子，拡散層等の素子形成領域，配線層もしくは電極形成
層が用いられている。上記ＭＯＳトランジスタ等の能動
素子を用いた場合には、少ない面積で大きな抵抗値が得
られるが、製造工程における寸法や加工精度，不純物濃
度のばらつき等が原因となり、抵抗値の制御が難しくな
っている。また、動作時の温度変化によっても上記抵抗
値に影響を与えやすいので、同様に上記抵抗値の制御が
難しくなっている。このため、高精度の抵抗値が必要な
箇所には、上記ＭＯＳトランジスタ等の能動素子を用い
ることはできない。また、上記拡散層を抵抗器として用
いる場合には、上記ＭＯＳトランジスタ等の能動素子を
用いる場合と比較して、抵抗値の誤差は少ないが占有面
積はより大きくなり、また、基板からの雑音による影響
も受けやすい。このように、上記半導体集積回路に内蔵
された電源降圧回路等電源安定化回路の基準電圧発生部
等、誤差や変動が少なく、かつ雑音に影響されにくい抵
抗器が必要な箇所には、温度変化によって抵抗値が変化
するような抵抗器を用いることは不可能である。このよ
うな場合、上記抵抗器として、上記配線層あるいは電極
形成層を利用している。そして、一般的に上記配線層と
しては、ＭＯＳ型集積回路の場合、ゲート電極形成層等
に多結晶シリコンあるいはシリサイド層を用いている。
しかし、上記配線層あるいは電極形成層を抵抗器として
利用する場合、製造工程の複雑化防止のため、図２に示
すようにＭＯＳゲート等のゲート電極等他の目的のため
に形成された配線層あるいは電極形成層を上記抵抗器と
して使用している。図にはＭＯＳゲート５について示し
たが、上記ＭＯＳゲート上には配線層２が形成され、上
記配線層２の両端を端子１および端子３とし、上記ＭＯ
Ｓゲート５と配線層２を接続するためにコンタクトホー
ル４が形成されている。そして、上記端子１及び端子３
には電圧が印加され、電流が端子１側の配線層２および
コンタクトホール４を介して、抵抗器として流用された
ＭＯＳゲート５に流れ、端子３側のコンタクトホール４
及び配線層２を介して端子３に流れている。しかし、上
記配線層あるいは電極形成層、特に上記ＭＯＳゲートの
ようなゲート電極形成層においては、回路性能を向上す
るために、より低い抵抗値を有する材料を使用してお
り、高抵抗を必要とする箇所において上記材料を用いる
ことによって、上記抵抗器は非常に大きな面積を占有す
ることになるという問題点がある。また、このような抵
抗器と信号線を交差あるいは接近させた場合には、カッ
プリングが形成されることによって雑音が発生するため
素子配置上不利である。また、上記抵抗器の占有面積低
減のために、高抵抗値を有する抵抗器をＬＳＩチップ内
の別の領域に形成することは高集積化上不利であるとい
う問題点がある。

【０００３】

【発明が解決しようとする課題】本発明は上記問題点を
解決するため、製造工程を複雑化することなく、既存の
抵抗器を用いることによって、占有面積が小さく、誤差
や変動が少なく、かつ雑音に影響されにくい高抵抗値を
有する抵抗器を形成することを目的とする。

【０００４】

【課題を解決するための手段】本発明は、配線層もしく
は電極形成層相互を接続するコンタクトホールの接触抵
抗および上記コンタクトホールの有するカバレジの低下
した部分による抵抗を利用して、二層の配線層もしくは
電極形成層を互い違いに配置する。そして、上記二層の
配線層もしくは電極形成層を上記コンタクトホールで接
続した鎖状の抵抗器を形成することによって、直列に接
続された抵抗器を使用する。あるいは、上記コンタクト
ホールの有するカバレジの低下した部分による抵抗を利
用して、上記二層の配線層を電極形成層上に残すことに
よってコンタクトホールを形成し互い違いに配置する。
そして、上記二層の配線層もしくは電極形成層により上
記コンタクトホールで接続した鎖状の抵抗器を形成する
ことによって、直列に接続された抵抗器を使用する。ま
た、配線層と同一の製造工程において切断可能なヒュー
ズ部を設ける。

【０００５】

【作用】高い抵抗値を得るためのチップ内における抵抗
器の占有面積を小さくすることができるため、上記チッ
プの面積が小さくとも抵抗値の誤差や変動の少なく、か
つ雑音に強い抵抗を得ることが出来る。また、上記抵抗
器にヒューズ部を設け、切断可能とすることによって、
加工精度に依存することなく抵抗値を調整することがで
きる。

【０００６】

【実施例】図１に本発明のＭＯＳプロセスを用いた半導
体集積回路における高抵抗値を有する抵抗器について示
す。電極形成層５を複数に分割し、配線層２と上記電極
形成層５をコンタクトホール４を形成することによって
接続する。このようにして、上記配線層２，電極形成層
５，コンタクトホール４を複数鎖状に形成し、半導体集
積回路内の抵抗器としている。そして、端子１と端子３
の間に電圧を印加すると、電流が上記配線層２，上記コ
ンタクトホール４を介し、上記電極形成層５を交互に流
れる。この間、電流は上記配線層２と電極形成層５の抵
抗に加えて、上記コンタクトホールによる接触抵抗の影
響を受ける。ここで、上記コンタクトホールのカバレジ
においては、完全に均一な膜を形成することができない
ため、上記カバレジの低下した部分におけるカバレジを
ｄとし、上記コンタクトホールの深さをｆと定義する
と、上記カバレジがｄである領域および上記コンタクト
ホールの深さｆも上記電流の経路となる。そして、上記
カバレジｄの領域およびカバレジの深さｆによって形成
される抵抗器の抵抗値は、その膜厚が比較的薄く、上記
電流の流れる経路が長いために高抵抗となる。また、上
記配線層，コンタクトホールおよび電極形成層は複数鎖
状に形成されているため、このことによって端子１と端
子３間の直列抵抗が形成される。さらに、上記電極形成
層を複数に分割しているため、電流経路が従来と比較し
て延長され、上記抵抗器によって高抵抗値が得られる。
このため、端子１と端子３間の抵抗値は、図２に示すよ
うな従来の様式と比較して、１．２〜１．８倍の抵抗値
が得られるようになる。このため、上記抵抗器の占有面
積も図２に示すような従来の形式と比較して、６５〜８
０％に低減することができるようになる。

【０００７】図３に本発明による抵抗器のレイアウト図
を示す。電極形成層５上に配線層２およびコンタクトホ
ール４が鎖状にレイアウトされている。ここで、抵抗値
の誤差や変動の少ない抵抗器を形成するために、上記コ
ンタクトホールと電極形成層によって形成される抵抗器
の加工精度を考慮し、配線層２と同一の製造工程におい
て切断可能なヒューズ部７を設ける。そして、製造過程
における上記加工精度及び抵抗値の検査結果に応じて上
記ヒューズを切断および非切断を決定し、上記抵抗値を
調整している。

【０００８】図４はコンタクトホールのカバレジの低下
した領域のみの抵抗を利用した場合の抵抗器の要部概略
図である。この場合、端子１と端子３間において上記配
線層２のコンタクトホール４は電極形成層５と接触して
いるが、電流が上記電極形成層５内を流れず、上記配線
層２内のみに流れるために、上記コンタクトホールと電
極形成層５との接触抵抗は上記端子１と端子３間の抵抗
に寄与しない。しかし、図１と同様にカバレジの低下し
た領域としてのカバレジがｄである領域において、抵抗
器が形成され、鎖状に上記抵抗器が形成されることによ
って直列抵抗が形成され、従来と比較して高抵抗が得ら
れるようになる。

【０００９】また、図１，図４に示した抵抗器は、試験
用パッドのプルアップ抵抗のように、信号の振幅が大き
く、基板からの雑音が影響しない箇所においては、上記
電極形成層は素子形成領域の拡散層等でも良い。また、
本実施例では２層間の鎖状構造を示したが、３層間以上
の鎖状構造とすることも可能であり、本発明による抵抗
器を主として用い、従来の抵抗器としての配線層等を抵
抗値の微調整に使用することも可能である。

【００１０】

【発明の効果】（１）雑音や温度変化に対し安定かつ誤
差や変動を伴わずに、従来の形式と比較して、１．２〜
１．８倍の抵抗を得ることができる。

【００１１】（２）高抵抗値を必要とする抵抗器におい
て、チップ内の占有面積を従来の形式と比較して６５〜
８０％に低減できる。

【図面の簡単な説明】

【図１】本発明におけるＭＯＳプロセスを用いた半導体
集積回路における抵抗器の断面図。

【図２】従来の抵抗器として使用するＭＯＳゲートの要
部概略図。

【図３】本発明による抵抗器のレイアウトの要部概略
図。

【図４】コンタクトホールと電極形成層との接触抵抗を
考慮せずに形成した高抵抗値の抵抗器の要部概略図。

【符号の説明】

１，３・・・・端子、２・・・・配線層、４・・・・コンタクトホー
ル、５・・・・電極形成層、ｄ・・・・コンタクトホールにおけ
るカバレジ、ｆ・・・・コンタクトホールの深さ、６・・・・層
間絶縁膜、７・・・・ヒューズ

Claims (2)

【特許請求の範囲】
1. 【請求項１】配線層と、複数の電極形成層と、該配線層
   と該複数の電極形成層を接続するための複数の接続孔を
   有し、該接続孔を介して上記配線層と上記電極層を接続
   することによって高抵抗値を有する直列抵抗器を構成し
   たことを特徴とする半導体集積回路装置。
2. 【請求項２】上記抵抗器に複数のヒューズ部を設け、任
   意のヒューズを切断することによって抵抗値の調整を可
   能ならしめたことを特徴とする特許請求の範囲第１項記
   載の半導体集積回路装置。