JPH0818011A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0818011A JPH0818011A JP7027124A JP2712495A JPH0818011A JP H0818011 A JPH0818011 A JP H0818011A JP 7027124 A JP7027124 A JP 7027124A JP 2712495 A JP2712495 A JP 2712495A JP H0818011 A JPH0818011 A JP H0818011A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 半導体基板上に形成された負荷素子におい
て、素子の占有面積の縮小化による、前記負荷素子を含
む半導体装置の高集積化。 【構成】 シリコン基板１上にシリコン酸化膜２を形成
したのち、シリコン酸化膜２をパターニングしエッチン
グ除去してシリコン基板上に段差を設ける工程と多結晶
シリコン層３形成し、パターニングしエッチング除去し
する工程と、負荷素子として高抵抗を保ちたい多結晶シ
リコン層部分をマスク材で皮膜し、配線として機能する
もしくは他の配線とオーミックな接合をとる程度に低抵
抗な部分を得るために不純物、ドーピングする工程とを
含む事によって、負荷素子が段差を持つ一連の均一の厚
さの多結晶シリコン層より成る構造を得る。
て、素子の占有面積の縮小化による、前記負荷素子を含
む半導体装置の高集積化。 【構成】 シリコン基板１上にシリコン酸化膜２を形成
したのち、シリコン酸化膜２をパターニングしエッチン
グ除去してシリコン基板上に段差を設ける工程と多結晶
シリコン層３形成し、パターニングしエッチング除去し
する工程と、負荷素子として高抵抗を保ちたい多結晶シ
リコン層部分をマスク材で皮膜し、配線として機能する
もしくは他の配線とオーミックな接合をとる程度に低抵
抗な部分を得るために不純物、ドーピングする工程とを
含む事によって、負荷素子が段差を持つ一連の均一の厚
さの多結晶シリコン層より成る構造を得る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係わり、特に多結晶シリコンを用いた負荷素子の
構造及び多結晶シリコンを用いた負荷素子を利用した半
導体装置の構造と、その各々の製造方法に関する。
方法に係わり、特に多結晶シリコンを用いた負荷素子の
構造及び多結晶シリコンを用いた負荷素子を利用した半
導体装置の構造と、その各々の製造方法に関する。
【０００２】
【従来の技術】従来、半導体基板上に多結晶シリコンを
用いて負荷素子を形成するため以下の工程を用いてき
た。まず図９（ａ）に示すように、シリコン基板２０上
に絶縁膜であるシリコン酸化膜２１を公知の技術により
設け、続いて多結晶シリコン層２２を公知の技術により
形成する。
用いて負荷素子を形成するため以下の工程を用いてき
た。まず図９（ａ）に示すように、シリコン基板２０上
に絶縁膜であるシリコン酸化膜２１を公知の技術により
設け、続いて多結晶シリコン層２２を公知の技術により
形成する。
【０００３】次に図９（ｂ）に示すように、多結晶シリ
コン層２２をパターニングしエッチング除去する。次に
図９（ｃ）に示すように、負荷素子として高抵抗を保ち
たい多結晶シリコン層部分を公知のマスク材２３で公知
の技術により皮膜し、配線として機能するもしくは他の
配線とオーミックな接合をとる程度に低抵抗な部分を得
るため、不純物を公知の技術によりドーピングする。
コン層２２をパターニングしエッチング除去する。次に
図９（ｃ）に示すように、負荷素子として高抵抗を保ち
たい多結晶シリコン層部分を公知のマスク材２３で公知
の技術により皮膜し、配線として機能するもしくは他の
配線とオーミックな接合をとる程度に低抵抗な部分を得
るため、不純物を公知の技術によりドーピングする。
【０００４】次に図９（ｄ）に示すように、マスク材２
３を除去すれば、高抵抗な負荷素子部２２（ａ）及び低
抵抗部２２（ｂ）が形成される。
３を除去すれば、高抵抗な負荷素子部２２（ａ）及び低
抵抗部２２（ｂ）が形成される。
【０００５】
【発明が解決しようとする課題】しかし、前述のような
従来の方法では、負荷素子も、負荷素子に直結する配線
も半導体基板に対し水平方向に形成されるため、負荷素
子としての占有面積が広く半導体装置の高集積化を律速
させ、かつ負荷素子に直結した低抵抗部を形成するため
のマスク材皮膜を形成するため製造工程が多い。
従来の方法では、負荷素子も、負荷素子に直結する配線
も半導体基板に対し水平方向に形成されるため、負荷素
子としての占有面積が広く半導体装置の高集積化を律速
させ、かつ負荷素子に直結した低抵抗部を形成するため
のマスク材皮膜を形成するため製造工程が多い。
【０００６】そこで本発明は、以下に記載する事を目的
とする。 負荷素子の占有面積を縮小し、半導体装置の高集積
化を図る。 負荷素子の占有面積を縮小し、半導体装置の高集積
化を図ると供に、負荷素子の製造工程負荷を低減する。
とする。 負荷素子の占有面積を縮小し、半導体装置の高集積
化を図る。 負荷素子の占有面積を縮小し、半導体装置の高集積
化を図ると供に、負荷素子の製造工程負荷を低減する。
【０００７】
【課題を解決するための手段】本発明は上記の課題を解
決するために、負荷素子を形成する工程において、以下
に示す手段を用いる。 半導体基板上に段差を形成したのち多結晶シリコン
層を形成する工程と、前記多結晶シリコン層をパターニ
ングしエッチング除去する工程とを含む事により、前記
負荷素子が段差を持つ一連の均一の厚さの多結晶シリコ
ン層より成る構造を得られる事を特徴とする。 半導体基板上に段差を形成したのち多結晶シリコン
層を形成する工程と、前記多結晶シリコン層をパターニ
ングしエッチング除去する工程と、前記多結晶シリコン
層が配線として機能できるに足る低抵抗体となるのに十
分な不純物を半導体基板全面にドーピングする工程とを
含む事によって負荷素子及び直結された配線は段差を持
つ一連の均一の厚さの多結晶シリコン層より成り、且つ
前記負荷素子は段差の側壁部より成り、前記負荷素子に
直結された配線が段差の水平部より成る構造を得られる
事を特徴とする。
決するために、負荷素子を形成する工程において、以下
に示す手段を用いる。 半導体基板上に段差を形成したのち多結晶シリコン
層を形成する工程と、前記多結晶シリコン層をパターニ
ングしエッチング除去する工程とを含む事により、前記
負荷素子が段差を持つ一連の均一の厚さの多結晶シリコ
ン層より成る構造を得られる事を特徴とする。 半導体基板上に段差を形成したのち多結晶シリコン
層を形成する工程と、前記多結晶シリコン層をパターニ
ングしエッチング除去する工程と、前記多結晶シリコン
層が配線として機能できるに足る低抵抗体となるのに十
分な不純物を半導体基板全面にドーピングする工程とを
含む事によって負荷素子及び直結された配線は段差を持
つ一連の均一の厚さの多結晶シリコン層より成り、且つ
前記負荷素子は段差の側壁部より成り、前記負荷素子に
直結された配線が段差の水平部より成る構造を得られる
事を特徴とする。
【０００８】
【作用】上記のような構造、および製造方法を用いるこ
とにより、以下に記載する作用を有する。前述の手段
を用いた場合、多結晶シリコン層を段差構造とするた
め、同一抵抗値の負荷素子を多結晶シリコン層から得る
場合負荷素子の半導体基板上での占有面積が従来に比べ
小さくなる。
とにより、以下に記載する作用を有する。前述の手段
を用いた場合、多結晶シリコン層を段差構造とするた
め、同一抵抗値の負荷素子を多結晶シリコン層から得る
場合負荷素子の半導体基板上での占有面積が従来に比べ
小さくなる。
【０００９】前述の手段を用いた場合、多結晶シリコ
ン層の段差部を負荷素子として利用するため負荷素子の
占有面積が従来に比べ小さくなり、かつ負荷素子部をマ
スク材で皮膜する事なく負荷素子に直結する配線を形成
するための不純物のドーピングを行うため、従来に比べ
少ない工程で負荷素子及び負荷素子に直結する配線を形
成できる。
ン層の段差部を負荷素子として利用するため負荷素子の
占有面積が従来に比べ小さくなり、かつ負荷素子部をマ
スク材で皮膜する事なく負荷素子に直結する配線を形成
するための不純物のドーピングを行うため、従来に比べ
少ない工程で負荷素子及び負荷素子に直結する配線を形
成できる。
【００１０】
【実施例】本発明の第１の実施例を以下に説明する。ま
ず図１（ａ）にしめすように、シリコン基板１上にシリ
コン酸化膜２を公知の技術により例えば０．１μｍ〜２
μｍ程度形成する。この時必要であればシリコン酸化膜
２を形成する前に、予め半導体装置を製造する上で必要
な構成要素、例えば素子分離絶縁膜、不純物拡散層、配
線等をシリコン基板１上に形成しておいてもよい。
ず図１（ａ）にしめすように、シリコン基板１上にシリ
コン酸化膜２を公知の技術により例えば０．１μｍ〜２
μｍ程度形成する。この時必要であればシリコン酸化膜
２を形成する前に、予め半導体装置を製造する上で必要
な構成要素、例えば素子分離絶縁膜、不純物拡散層、配
線等をシリコン基板１上に形成しておいてもよい。
【００１１】次に図１（ｂ）に示すように、シリコン酸
化膜２をパターニングしエッチング除去してシリコン基
板上に段差を設ける。この時シリコン酸化膜２のエッチ
ングをシリコン基板１表面に達する前に止めるか、シリ
コン基板１表面に達したのち絶縁膜を段差を埋め込まな
い程度に形成するなどして、シリコン基板１あるいは予
め形成されている構成要素等から、後記形成される多結
晶シリコン層３の絶縁を保ってもよいし、シリコン酸化
膜２のエッチングをシリコン基板１表面に達するまで行
い、シリコン基板１あるいは予め形成されている構成要
素等と、後記形成される多結晶シリコン層３とのコンタ
クトを図ってもよい。
化膜２をパターニングしエッチング除去してシリコン基
板上に段差を設ける。この時シリコン酸化膜２のエッチ
ングをシリコン基板１表面に達する前に止めるか、シリ
コン基板１表面に達したのち絶縁膜を段差を埋め込まな
い程度に形成するなどして、シリコン基板１あるいは予
め形成されている構成要素等から、後記形成される多結
晶シリコン層３の絶縁を保ってもよいし、シリコン酸化
膜２のエッチングをシリコン基板１表面に達するまで行
い、シリコン基板１あるいは予め形成されている構成要
素等と、後記形成される多結晶シリコン層３とのコンタ
クトを図ってもよい。
【００１２】次に図１（ｃ）に示すように、多結晶シリ
コン層３を公知の技術により、例えば０．０５μｍ〜１
μｍ程度形成し、続いて多結晶シリコン層３をパターニ
ングしエッチング除去し、必要なら多結晶シリコン層が
望みの抵抗値を得られるように不純物、例えば燐もしく
は砒素をイオン注入法などにより、例えば０／ｃｍ2〜
１Ｅ１５／ｃｍ2 程度ドーピングしてもよい。
コン層３を公知の技術により、例えば０．０５μｍ〜１
μｍ程度形成し、続いて多結晶シリコン層３をパターニ
ングしエッチング除去し、必要なら多結晶シリコン層が
望みの抵抗値を得られるように不純物、例えば燐もしく
は砒素をイオン注入法などにより、例えば０／ｃｍ2〜
１Ｅ１５／ｃｍ2 程度ドーピングしてもよい。
【００１３】次に図１（ｄ）に示すように、負荷素子と
して高抵抗を保ちたい多結晶シリコン層部分を公知のマ
スク材で皮膜し、配線として機能するもしくは他の配線
とオーミックな接合をとる程度に低抵抗な部分を得るた
めに不純物、例えば燐もしくは砒素をを公知の技術によ
りドーピングし、マスク材を除去すれば、高抵抗な負荷
素子部３（ａ）及び低抵抗部３（ｂ）が形成される。
して高抵抗を保ちたい多結晶シリコン層部分を公知のマ
スク材で皮膜し、配線として機能するもしくは他の配線
とオーミックな接合をとる程度に低抵抗な部分を得るた
めに不純物、例えば燐もしくは砒素をを公知の技術によ
りドーピングし、マスク材を除去すれば、高抵抗な負荷
素子部３（ａ）及び低抵抗部３（ｂ）が形成される。
【００１４】以上のようにして形成された負荷素子は段
差を持つため多結晶シリコンの応力等に変化が生じ、同
一条件で形成された従来の技術による負荷素子よりもシ
ート抵抗（単位面積当たりの抵抗値）がやや高くなる。
よって従来の技術で形成した負荷素子と同じ抵抗値の負
荷素子を本実施例に基づいて形成した場合、半導体基板
表面上における負荷素子の占有面積が縮小されるのみな
らず、負荷素子自体の実質占有面積が縮小される。
差を持つため多結晶シリコンの応力等に変化が生じ、同
一条件で形成された従来の技術による負荷素子よりもシ
ート抵抗（単位面積当たりの抵抗値）がやや高くなる。
よって従来の技術で形成した負荷素子と同じ抵抗値の負
荷素子を本実施例に基づいて形成した場合、半導体基板
表面上における負荷素子の占有面積が縮小されるのみな
らず、負荷素子自体の実質占有面積が縮小される。
【００１５】尚、上記第１の実施例において、多結晶シ
リコン層３への不純物のドーピングは多結晶シリコン層
３の形成直後に行ってもかまわない事は言うまでもな
い。本発明の第２の実施例を以下に説明する。まず図２
（ａ）にしめすように、シリコン基板４をパターニング
しエッチング除去し、シリコン基板４上に０．１μｍ〜
２μｍ程度の段差を設ける。
リコン層３への不純物のドーピングは多結晶シリコン層
３の形成直後に行ってもかまわない事は言うまでもな
い。本発明の第２の実施例を以下に説明する。まず図２
（ａ）にしめすように、シリコン基板４をパターニング
しエッチング除去し、シリコン基板４上に０．１μｍ〜
２μｍ程度の段差を設ける。
【００１６】次に図２（ｂ）に示すように、シリコン基
板４上にシリコン酸化膜５を公知の技術により例えば
０．００５μｍ〜１μｍ程度段差を埋め込まないよう形
成する。この時必要であればシリコン酸化膜４を形成す
る前に、予め半導体装置を製造する上で必要な構成要
素、例えば素子分離絶縁膜、不純物拡散層、配線等をシ
リコン体基板４上に形成しておいてもよい。また更に必
要ならばシリコン酸化膜５を形成後、選択的にシリコン
酸化膜の一部を公知の技術によりエッチング除去し、シ
リコン基板４あるいは予め形成されている構成要素等
と、後記形成される多結晶シリコン層とのコンタクトを
図ってもよい。
板４上にシリコン酸化膜５を公知の技術により例えば
０．００５μｍ〜１μｍ程度段差を埋め込まないよう形
成する。この時必要であればシリコン酸化膜４を形成す
る前に、予め半導体装置を製造する上で必要な構成要
素、例えば素子分離絶縁膜、不純物拡散層、配線等をシ
リコン体基板４上に形成しておいてもよい。また更に必
要ならばシリコン酸化膜５を形成後、選択的にシリコン
酸化膜の一部を公知の技術によりエッチング除去し、シ
リコン基板４あるいは予め形成されている構成要素等
と、後記形成される多結晶シリコン層とのコンタクトを
図ってもよい。
【００１７】以下第１の実施例と同様に、多結晶シリコ
ン層を公知の技術により、例えば０．０５μｍ〜１μｍ
程度形成し、続いて多結晶シリコン層をパターニングし
エッチング除去し、必要なら多結晶シリコン層が望みの
抵抗値を得られるように不純物、例えば燐もしくは砒素
をイオン注入法などにより、例えば０／ｃｍ2 〜１Ｅ１
５／ｃｍ2 程度ドーピングし、負荷素子として高抵抗を
保ちたい多結晶シリコン層部分を公知のマスク材で皮膜
し、配線として機能するもしくは他の配線とオーミック
な接合をとる程度に低抵抗な部分を得るために不純物、
例えば燐もしくは砒素をを公知の技術によりドーピング
し、マスク材を除去すれば、多結晶シリコン層による高
抵抗な負荷素子部６（ａ）及び低抵抗部６（ｂ）が形成
される。
ン層を公知の技術により、例えば０．０５μｍ〜１μｍ
程度形成し、続いて多結晶シリコン層をパターニングし
エッチング除去し、必要なら多結晶シリコン層が望みの
抵抗値を得られるように不純物、例えば燐もしくは砒素
をイオン注入法などにより、例えば０／ｃｍ2 〜１Ｅ１
５／ｃｍ2 程度ドーピングし、負荷素子として高抵抗を
保ちたい多結晶シリコン層部分を公知のマスク材で皮膜
し、配線として機能するもしくは他の配線とオーミック
な接合をとる程度に低抵抗な部分を得るために不純物、
例えば燐もしくは砒素をを公知の技術によりドーピング
し、マスク材を除去すれば、多結晶シリコン層による高
抵抗な負荷素子部６（ａ）及び低抵抗部６（ｂ）が形成
される。
【００１８】以上のようにして形成された負荷素子は段
差を持つため多結晶シリコンの応力等に変化が生じ、同
一条件で形成された従来の技術による負荷素子よりもシ
ート抵抗がやや高くなる。よって従来の技術で形成した
負荷素子と同じ抵抗値の負荷素子を本実施例に基づいて
形成した場合、半導体基板表面上における負荷素子の占
有面積が縮小されるのみならず、負荷素子自体の実質占
有面積が縮小される。
差を持つため多結晶シリコンの応力等に変化が生じ、同
一条件で形成された従来の技術による負荷素子よりもシ
ート抵抗がやや高くなる。よって従来の技術で形成した
負荷素子と同じ抵抗値の負荷素子を本実施例に基づいて
形成した場合、半導体基板表面上における負荷素子の占
有面積が縮小されるのみならず、負荷素子自体の実質占
有面積が縮小される。
【００１９】尚、上記第２の実施例において、多結晶シ
リコン層への不純物のドーピングは多結晶シリコン層の
形成直後に行ってもかまわない事は言うまでもない。本
発明の第３の実施例を以下に説明する。まず図３（ａ）
にしめすように、シリコン基板７上にシリコン酸化膜８
を公知の技術により例えば０．１μｍ〜２μｍ程度形成
する。この時必要であればシリコン酸化膜８を形成する
前に、予め半導体装置を製造する上で必要な構成要素、
例えば素子分離絶縁膜、不純物拡散層、配線等をシリコ
ン基板７上に形成しておいてもよい。
リコン層への不純物のドーピングは多結晶シリコン層の
形成直後に行ってもかまわない事は言うまでもない。本
発明の第３の実施例を以下に説明する。まず図３（ａ）
にしめすように、シリコン基板７上にシリコン酸化膜８
を公知の技術により例えば０．１μｍ〜２μｍ程度形成
する。この時必要であればシリコン酸化膜８を形成する
前に、予め半導体装置を製造する上で必要な構成要素、
例えば素子分離絶縁膜、不純物拡散層、配線等をシリコ
ン基板７上に形成しておいてもよい。
【００２０】次に図３（ｂ）に示すように、シリコン酸
化膜８をパターニングしエッチング除去してシリコン基
板上に段差を設ける。この時シリコン酸化膜８のエッチ
ングをシリコン基板７表面に達する前に止めるか、シリ
コン基板７表面に達したのち絶縁膜を段差を埋め込まな
い程度に形成するなどして、シリコン基板７あるいは予
め形成されている構成要素等から、後記形成される多結
晶シリコン層９の絶縁を保ってもよいし、シリコン酸化
膜８のエッチングをシリコン基板７表面に達するまで行
い、シリコン基板７あるいは予め形成されている構成要
素等と、後記形成される多結晶シリコン層９とのコンタ
クトを図ってもよい。
化膜８をパターニングしエッチング除去してシリコン基
板上に段差を設ける。この時シリコン酸化膜８のエッチ
ングをシリコン基板７表面に達する前に止めるか、シリ
コン基板７表面に達したのち絶縁膜を段差を埋め込まな
い程度に形成するなどして、シリコン基板７あるいは予
め形成されている構成要素等から、後記形成される多結
晶シリコン層９の絶縁を保ってもよいし、シリコン酸化
膜８のエッチングをシリコン基板７表面に達するまで行
い、シリコン基板７あるいは予め形成されている構成要
素等と、後記形成される多結晶シリコン層９とのコンタ
クトを図ってもよい。
【００２１】次に図３（ｃ）に示すように、多結晶シリ
コン層９を公知の技術により、例えば０．０５μｍ〜１
μｍ程度形成したのちパターニングしエッチング除去
し、シリコン基板７全面に、多結晶シリコン層９が配線
として機能できるに足る低抵抗体となるのに十分な不純
物を、例えばイオン注入法にて 燐を約３０ＫｅＶ、１
Ｅ１５〜１Ｅ１７／ｃｍ2 程度、あるいは砒素を約６０
ＫｅＶ、１Ｅ１５〜１Ｅ１７／ｃｍ2 程度ドーピングす
る。更に必要であれば多結晶シリコン層９が望みの抵抗
値を得られるように不純物、例えば燐もしくは砒素をイ
オン注入法などにより、段差の側壁部の多結晶シリコン
層に十分注入され得る程度の高エネルギーで０／ｃｍ2
〜１Ｅ１５／ｃｍ2 程度ドーピングする工程を設けても
良い。
コン層９を公知の技術により、例えば０．０５μｍ〜１
μｍ程度形成したのちパターニングしエッチング除去
し、シリコン基板７全面に、多結晶シリコン層９が配線
として機能できるに足る低抵抗体となるのに十分な不純
物を、例えばイオン注入法にて 燐を約３０ＫｅＶ、１
Ｅ１５〜１Ｅ１７／ｃｍ2 程度、あるいは砒素を約６０
ＫｅＶ、１Ｅ１５〜１Ｅ１７／ｃｍ2 程度ドーピングす
る。更に必要であれば多結晶シリコン層９が望みの抵抗
値を得られるように不純物、例えば燐もしくは砒素をイ
オン注入法などにより、段差の側壁部の多結晶シリコン
層に十分注入され得る程度の高エネルギーで０／ｃｍ2
〜１Ｅ１５／ｃｍ2 程度ドーピングする工程を設けても
良い。
【００２２】次に図３（ｄ）に示すように、後続の工程
における熱処理を抑える事によりドーピングされた不純
物の拡散を抑え、多結晶シリコン層９の段差のきつい側
壁部に高抵抗な負荷素子部９（ａ）を残し、段差のない
水平部には十分な不純物の拡散により、低抵抗な配線部
９（ｂ）を形成する。ここで、後続工程の熱処理を抑え
るためには、従来よく使われていた熱酸化炉の代わりに
ランプアニーラーを使用し、高温、短時間の処理を行う
事が効果的である。
における熱処理を抑える事によりドーピングされた不純
物の拡散を抑え、多結晶シリコン層９の段差のきつい側
壁部に高抵抗な負荷素子部９（ａ）を残し、段差のない
水平部には十分な不純物の拡散により、低抵抗な配線部
９（ｂ）を形成する。ここで、後続工程の熱処理を抑え
るためには、従来よく使われていた熱酸化炉の代わりに
ランプアニーラーを使用し、高温、短時間の処理を行う
事が効果的である。
【００２３】尚、上記第３の実施例において前記多結晶
シリコン層９への不純物のドーピングは、多結晶シリコ
ン層９の形成直後に行ってもかまわない事は言うまでも
ない。本発明の第４の実施例を以下に説明する。
シリコン層９への不純物のドーピングは、多結晶シリコ
ン層９の形成直後に行ってもかまわない事は言うまでも
ない。本発明の第４の実施例を以下に説明する。
【００２４】まず図４（ａ）にしめすように、シリコン
基板１０をパターニングしエッチング除去し、シリコン
基板１０上に０．１μｍ〜２μｍ程度の段差を設け、シ
リコン基板１０上にシリコン酸化膜１１を公知の技術に
より例えば０．００５μｍ〜１μｍ程度段差を埋め込ま
ないよう形成する。この時必要であればシリコン酸化膜
１１を形成する前に、予め半導体装置を製造する上で必
要な構成要素、例えば素子分離絶縁膜、不純物拡散層、
配線等をシリコン体基板１０上に形成しておいてもよ
い。また更に必要ならばシリコン酸化膜１１を形成後、
選択的にシリコン酸化膜の一部を公知の技術によりエッ
チング除去し、シリコン基板１０あるいは予め形成され
ている構成要素等と、後記形成される多結晶シリコン層
とのコンタクトを図ってもよい。
基板１０をパターニングしエッチング除去し、シリコン
基板１０上に０．１μｍ〜２μｍ程度の段差を設け、シ
リコン基板１０上にシリコン酸化膜１１を公知の技術に
より例えば０．００５μｍ〜１μｍ程度段差を埋め込ま
ないよう形成する。この時必要であればシリコン酸化膜
１１を形成する前に、予め半導体装置を製造する上で必
要な構成要素、例えば素子分離絶縁膜、不純物拡散層、
配線等をシリコン体基板１０上に形成しておいてもよ
い。また更に必要ならばシリコン酸化膜１１を形成後、
選択的にシリコン酸化膜の一部を公知の技術によりエッ
チング除去し、シリコン基板１０あるいは予め形成され
ている構成要素等と、後記形成される多結晶シリコン層
とのコンタクトを図ってもよい。
【００２５】以下第３の実施例と同様に、多結晶シリコ
ン層を公知の技術により、例えば０．０５μｍ〜１μｍ
程度形成したのちパターニングしエッチング除去し、シ
リコン基板全面に、多結晶シリコン層が配線として機能
できるに足る低抵抗体となるのに十分な不純物を、例え
ばイオン注入法にて燐を約３０ＫｅＶ、１Ｅ１５〜１Ｅ
１７／ｃｍ2 程度、あるいは砒素を約６０ＫｅＶ、１Ｅ
１５〜１Ｅ１７／ｃｍ 2 程度ドーピングする。更に必要
であれば多結晶シリコン層が望みの抵抗値を得られるよ
うに不純物、例えば燐もしくは砒素をイオン注入法など
により、段差の側壁部の多結晶シリコン層に十分注入さ
れ得る程度の高エネルギーで０／ｃｍ2〜１Ｅ１５／ｃ
ｍ2 程度ドーピングする工程を設けても良い。
ン層を公知の技術により、例えば０．０５μｍ〜１μｍ
程度形成したのちパターニングしエッチング除去し、シ
リコン基板全面に、多結晶シリコン層が配線として機能
できるに足る低抵抗体となるのに十分な不純物を、例え
ばイオン注入法にて燐を約３０ＫｅＶ、１Ｅ１５〜１Ｅ
１７／ｃｍ2 程度、あるいは砒素を約６０ＫｅＶ、１Ｅ
１５〜１Ｅ１７／ｃｍ 2 程度ドーピングする。更に必要
であれば多結晶シリコン層が望みの抵抗値を得られるよ
うに不純物、例えば燐もしくは砒素をイオン注入法など
により、段差の側壁部の多結晶シリコン層に十分注入さ
れ得る程度の高エネルギーで０／ｃｍ2〜１Ｅ１５／ｃ
ｍ2 程度ドーピングする工程を設けても良い。
【００２６】こののち、後続の工程における熱処理を抑
える事によりドーピングされた不純物の拡散を抑え、多
結晶シリコン層の段差のきつい側壁部に高抵抗な負荷素
子部１２（ａ）を残し、段差のない水平部には十分な不
純物の拡散により、低抵抗な配線部１２（ｂ）を形成す
る。ここで、後続工程の熱処理を抑えるためには、従来
よく使われていた熱酸化炉の代わりにランプアニーラー
を使用し、高温、短時間の処理を行う事が効果的であ
る。
える事によりドーピングされた不純物の拡散を抑え、多
結晶シリコン層の段差のきつい側壁部に高抵抗な負荷素
子部１２（ａ）を残し、段差のない水平部には十分な不
純物の拡散により、低抵抗な配線部１２（ｂ）を形成す
る。ここで、後続工程の熱処理を抑えるためには、従来
よく使われていた熱酸化炉の代わりにランプアニーラー
を使用し、高温、短時間の処理を行う事が効果的であ
る。
【００２７】尚、上記第４の実施例において多結晶シリ
コン層への不純物のドーピングは、多結晶シリコン層の
形成直後に行ってもかまわない事は言うまでもない。本
発明の第５の実施例を以下に説明する。基準電圧Ｖｒｅ
ｆ発生装置、コンパレータ及び負荷素子を構成要素とし
て含み、図６に示されたように初期入力電圧Ｖｉｎが負
荷素子部Ｒ１と負荷素子部Ｒ２の抵抗比で決まる値に分
圧された電圧Ｖｉｎ’としてコンパレータへ供給される
基本回路構成をもつ半導体基板上に形成された電圧検出
装置においては、高性能化のため以下に記載する事が要
求される。
コン層への不純物のドーピングは、多結晶シリコン層の
形成直後に行ってもかまわない事は言うまでもない。本
発明の第５の実施例を以下に説明する。基準電圧Ｖｒｅ
ｆ発生装置、コンパレータ及び負荷素子を構成要素とし
て含み、図６に示されたように初期入力電圧Ｖｉｎが負
荷素子部Ｒ１と負荷素子部Ｒ２の抵抗比で決まる値に分
圧された電圧Ｖｉｎ’としてコンパレータへ供給される
基本回路構成をもつ半導体基板上に形成された電圧検出
装置においては、高性能化のため以下に記載する事が要
求される。
【００２８】 電圧検出装置の消費電流はＶｉｎ供給
端子とＶｓｓ供給端子を流れる電流が支配的であり、低
消費電流化のためにＲ１とＲ２は高抵抗である事が必
要。 多結晶シリコンをＲ１およびＲ２として使用する場
合、多結晶シリコンの抵抗値はシート抵抗が低い方が温
度に対する変化に乏しく、装置の動作性能を上げるため
には低シート抵抗値をもつ事がである事が必要。
端子とＶｓｓ供給端子を流れる電流が支配的であり、低
消費電流化のためにＲ１とＲ２は高抵抗である事が必
要。 多結晶シリコンをＲ１およびＲ２として使用する場
合、多結晶シリコンの抵抗値はシート抵抗が低い方が温
度に対する変化に乏しく、装置の動作性能を上げるため
には低シート抵抗値をもつ事がである事が必要。
【００２９】以上のように及びを満足させるには、
低シート抵抗値をもつ多結晶シリコンを高抵抗体とする
ため長く、あるいは短いものでも多数直列に形成する必
要ががあり、半導体基板上に形成された場合、多結晶シ
リコンによる負荷素子の占有面積が電圧検出装置の占有
面積の大半を成す。
低シート抵抗値をもつ多結晶シリコンを高抵抗体とする
ため長く、あるいは短いものでも多数直列に形成する必
要ががあり、半導体基板上に形成された場合、多結晶シ
リコンによる負荷素子の占有面積が電圧検出装置の占有
面積の大半を成す。
【００３０】そこでＲ１およびＲ２を形成する際、前記
第１の実施例を用いる事によって電圧検出装置の高性能
化を図りつつ、電圧検出装置及び電圧検出装置を含む半
導体装置の微細集積化が図れる事になる。また検出電圧
を決定するのはＲ１とＲ２の抵抗比であり、検出電圧値
を変化させるためにはＲ１もしくはＲ２のうち少なくと
も一方を可変抵抗としておくとよい、例えば製造工程中
で可変であるように、多数の直列に形成された小単位の
負荷素子をアルミ配線等で図７の回路図に示すような構
造とすれば、アルミ配線Ａ１〜Ａｎのトリミングにより
抵抗値を可変させられる。よって多彩な検出電圧値を揃
え検出電圧値の精度を上げるには多数の小単位の負荷素
子が必要となるが、これも上記に示したように、Ｒ１お
よびＲ２を構成する小単位の負荷素子を形成する際、前
記第１の実施例を用いる事によって電圧検出装置の高性
能化を図りつつ、電圧検出装置及び電圧検出装置を含む
半導体装置の微細集積化が図れる事になる。
第１の実施例を用いる事によって電圧検出装置の高性能
化を図りつつ、電圧検出装置及び電圧検出装置を含む半
導体装置の微細集積化が図れる事になる。また検出電圧
を決定するのはＲ１とＲ２の抵抗比であり、検出電圧値
を変化させるためにはＲ１もしくはＲ２のうち少なくと
も一方を可変抵抗としておくとよい、例えば製造工程中
で可変であるように、多数の直列に形成された小単位の
負荷素子をアルミ配線等で図７の回路図に示すような構
造とすれば、アルミ配線Ａ１〜Ａｎのトリミングにより
抵抗値を可変させられる。よって多彩な検出電圧値を揃
え検出電圧値の精度を上げるには多数の小単位の負荷素
子が必要となるが、これも上記に示したように、Ｒ１お
よびＲ２を構成する小単位の負荷素子を形成する際、前
記第１の実施例を用いる事によって電圧検出装置の高性
能化を図りつつ、電圧検出装置及び電圧検出装置を含む
半導体装置の微細集積化が図れる事になる。
【００３１】尚上記のようにＲ１及びＲ２を小単位の負
荷素子より形成する場合、図６の回路図に示されたよう
に同一の抵抗値を有する最少単位の負荷素子Ｒ０の整数
倍となる構造とし、かつ全てのＲ０の構造を多結晶シリ
コンの幅、長さ、段差数に至るまでを同一とし、更に少
なくともＲ０を形成する領域においてはその下層及び上
層構造をも同一とし負荷素子とそれをとりまく環境を一
定とする事が全てのＲ０の抵抗値の均一化に結びつき、
検出電圧値の精度向上に対し更に有効である。
荷素子より形成する場合、図６の回路図に示されたよう
に同一の抵抗値を有する最少単位の負荷素子Ｒ０の整数
倍となる構造とし、かつ全てのＲ０の構造を多結晶シリ
コンの幅、長さ、段差数に至るまでを同一とし、更に少
なくともＲ０を形成する領域においてはその下層及び上
層構造をも同一とし負荷素子とそれをとりまく環境を一
定とする事が全てのＲ０の抵抗値の均一化に結びつき、
検出電圧値の精度向上に対し更に有効である。
【００３２】上記第５の実施例は第１の実施例を電圧検
出装置に応用したものであるが、第５の実施例におい
て、高抵抗負荷素子の構造及び製造方法に前記第２の実
施例を用いる事によっても電圧検出装置及び電圧検出装
置を含む半導体装置の高性能化を図りつつ、高集積化を
より容易にするという効果を生じさせる事は明白であ
る。
出装置に応用したものであるが、第５の実施例におい
て、高抵抗負荷素子の構造及び製造方法に前記第２の実
施例を用いる事によっても電圧検出装置及び電圧検出装
置を含む半導体装置の高性能化を図りつつ、高集積化を
より容易にするという効果を生じさせる事は明白であ
る。
【００３３】本発明の第６の実施例を以下に説明する。
まず図５（ａ）に示すように、シリコン基板１３上に、
必要であれば素子分離絶縁膜１４、ゲート絶縁膜１５、
下層配線１６、不純物拡散層１７を公知の技術により形
成したのち、シリコン酸化膜を１８を公知の技術によ
り、例えば０．１μｍ〜２μｍ程度形成する。
まず図５（ａ）に示すように、シリコン基板１３上に、
必要であれば素子分離絶縁膜１４、ゲート絶縁膜１５、
下層配線１６、不純物拡散層１７を公知の技術により形
成したのち、シリコン酸化膜を１８を公知の技術によ
り、例えば０．１μｍ〜２μｍ程度形成する。
【００３４】次ぎに図５（ｂ）に示すようにシリコン酸
化膜１８をパターニングしエッチング除去し、絶縁膜に
よる段差、および必要であれば下層配線１６や不純物拡
散層１７と後記多結晶シリコン層１９とをつなぐコンタ
クトホールを形成する。次に図５（ｃ）に示すように、
多結晶シリコン層１９を公知の技術により、例えば０．
０５μｍ〜１μｍ程度形成し、続いて図５（ｄ）に示す
ように、多結晶シリコン層１９をパターニングしエッチ
ング除去し、シリコン基板１３全面に、多結晶シリコン
層が配線として機能できるに足る低抵抗体となるのに十
分な不純物を、例えばイオン注入法にて燐を約３０Ｋｅ
Ｖ、１Ｅ１５〜１Ｅ１７／ｃｍ2程度、あるいは砒素を
約６０ＫｅＶ、１Ｅ１５〜１Ｅ１７／ｃｍ2 程度ドーピ
ングする。更に必要であれば多結晶シリコン層が望みの
抵抗値を得られるように不純物、例えば燐もしくは砒素
をイオン注入法などにより、段差の側壁部の多結晶シリ
コン層に十分注入され得る程度の高エネルギーで０／ｃ
ｍ2 〜１Ｅ１５／ｃｍ2 程度ドーピングする工程を設け
ても良い。
化膜１８をパターニングしエッチング除去し、絶縁膜に
よる段差、および必要であれば下層配線１６や不純物拡
散層１７と後記多結晶シリコン層１９とをつなぐコンタ
クトホールを形成する。次に図５（ｃ）に示すように、
多結晶シリコン層１９を公知の技術により、例えば０．
０５μｍ〜１μｍ程度形成し、続いて図５（ｄ）に示す
ように、多結晶シリコン層１９をパターニングしエッチ
ング除去し、シリコン基板１３全面に、多結晶シリコン
層が配線として機能できるに足る低抵抗体となるのに十
分な不純物を、例えばイオン注入法にて燐を約３０Ｋｅ
Ｖ、１Ｅ１５〜１Ｅ１７／ｃｍ2程度、あるいは砒素を
約６０ＫｅＶ、１Ｅ１５〜１Ｅ１７／ｃｍ2 程度ドーピ
ングする。更に必要であれば多結晶シリコン層が望みの
抵抗値を得られるように不純物、例えば燐もしくは砒素
をイオン注入法などにより、段差の側壁部の多結晶シリ
コン層に十分注入され得る程度の高エネルギーで０／ｃ
ｍ2 〜１Ｅ１５／ｃｍ2 程度ドーピングする工程を設け
ても良い。
【００３５】次に図５（ｅ）に示すように、後続の工程
における熱処理を抑える事によりドーピングされた不純
物の拡散を抑え、多結晶シリコン層１９の段差のきつい
側壁部に高抵抗な負荷素子部１９（ａ）を残し、段差の
ない水平部には十分な不純物の拡散により、低抵抗な配
線部１９（ｂ）を形成する。ここで、後続工程の熱処理
を抑えるためには、従来よく使われていた熱酸化炉の代
わりにランプアニーラーを使用し、高温、短時間の処理
を行う事が効果的である。
における熱処理を抑える事によりドーピングされた不純
物の拡散を抑え、多結晶シリコン層１９の段差のきつい
側壁部に高抵抗な負荷素子部１９（ａ）を残し、段差の
ない水平部には十分な不純物の拡散により、低抵抗な配
線部１９（ｂ）を形成する。ここで、後続工程の熱処理
を抑えるためには、従来よく使われていた熱酸化炉の代
わりにランプアニーラーを使用し、高温、短時間の処理
を行う事が効果的である。
【００３６】上記の方法を抵抗負荷型ＳＲＡＭ（スタテ
ィックランダムアクセスメモリ）セルへ応用し、図５
（ｅ）に示された構造を図８に示されたＳＲＡＭセルの
回路図における接合点Ｓｃの構造とする。つまり図５
（ｅ）に示された下層配線１６（ａ）が図８に示された
駆動用トランジスタＴ１のゲート電極に、下層配線１６
（ｂ）が図８に示された駆動用トランジスタＴ２のゲー
ト電極もしくはゲート電極に通づる配線に、不純物拡散
層１７が図８に示された駆動用トランジスタＴ１のドレ
インに、多結晶シリコン高抵抗部１９（ａ）が図８に示
された高抵抗負荷素子Ｒ１に、多結晶シリコン低抵抗部
１９（ｂ）が図８に示されたＶｄｄラインへ通じる配線
に各々対応する。
ィックランダムアクセスメモリ）セルへ応用し、図５
（ｅ）に示された構造を図８に示されたＳＲＡＭセルの
回路図における接合点Ｓｃの構造とする。つまり図５
（ｅ）に示された下層配線１６（ａ）が図８に示された
駆動用トランジスタＴ１のゲート電極に、下層配線１６
（ｂ）が図８に示された駆動用トランジスタＴ２のゲー
ト電極もしくはゲート電極に通づる配線に、不純物拡散
層１７が図８に示された駆動用トランジスタＴ１のドレ
インに、多結晶シリコン高抵抗部１９（ａ）が図８に示
された高抵抗負荷素子Ｒ１に、多結晶シリコン低抵抗部
１９（ｂ）が図８に示されたＶｄｄラインへ通じる配線
に各々対応する。
【００３７】上記のような構造を持つＳＲＡＭセルは負
荷素子が占める半導体基板表面上の面積が小さくなるた
め、ＳＲＡＭ及びＳＲＡＭを含む半導体装置の高集積化
をより容易にする事になり、かつ負荷素子部をマスク材
で皮膜する事なく負荷素子に直結する配線になり得る低
抵抗部を形成できるので、従来に比べ少ない工程で負荷
素子及び負荷素子に直結する配線を形成できる。
荷素子が占める半導体基板表面上の面積が小さくなるた
め、ＳＲＡＭ及びＳＲＡＭを含む半導体装置の高集積化
をより容易にする事になり、かつ負荷素子部をマスク材
で皮膜する事なく負荷素子に直結する配線になり得る低
抵抗部を形成できるので、従来に比べ少ない工程で負荷
素子及び負荷素子に直結する配線を形成できる。
【００３８】尚、上記第６の実施例において多結晶シリ
コン層１９への不純物のドーピングは、多結晶シリコン
層１９の形成直後に行ってもかまわない事は言うまでも
ない。上記第６の実施例は第３の実施例をＳＲＡＭセル
に応用したものであるが、第６の実施例において、高抵
抗負荷素子の構造及び製造方法に前記第４の実施例を用
いる事によってもＳＲＡＭ及びＳＲＡＭを含む半導体装
置の高集積化と製造工程負荷低減が図れ、前記第１の実
施例もしくは前記第２の実施例を用いる事によっても半
導体基板上の負荷素子の占有面積が縮小されるため、Ｓ
ＲＡＭ及びＳＲＡＭを含む半導体装置の高集積化をより
容易にするという効果を生じさせる事は明白である。
コン層１９への不純物のドーピングは、多結晶シリコン
層１９の形成直後に行ってもかまわない事は言うまでも
ない。上記第６の実施例は第３の実施例をＳＲＡＭセル
に応用したものであるが、第６の実施例において、高抵
抗負荷素子の構造及び製造方法に前記第４の実施例を用
いる事によってもＳＲＡＭ及びＳＲＡＭを含む半導体装
置の高集積化と製造工程負荷低減が図れ、前記第１の実
施例もしくは前記第２の実施例を用いる事によっても半
導体基板上の負荷素子の占有面積が縮小されるため、Ｓ
ＲＡＭ及びＳＲＡＭを含む半導体装置の高集積化をより
容易にするという効果を生じさせる事は明白である。
【００３９】
【発明の効果】本発明のような方法にて負荷素子及び負
荷素子を含む半導体装置を形成すれば、以下に記載する
効果を有する。 第１もしくは第２もしくは第５の実施例を用いる事
により、負荷素子の半導体基板上での占有面積が従来の
方法より縮小し、前記負荷素子を含む半導体装置の集積
化が成される。
荷素子を含む半導体装置を形成すれば、以下に記載する
効果を有する。 第１もしくは第２もしくは第５の実施例を用いる事
により、負荷素子の半導体基板上での占有面積が従来の
方法より縮小し、前記負荷素子を含む半導体装置の集積
化が成される。
【００４０】 第３もしくは第４もしくは第６の実施
例を用いる事により、負荷素子の半導体基板上での占有
面積が従来の方法より縮小し、前記負荷素子を含む半導
体装置の集積化が成され、かつ負荷素子の製造工程負荷
の削減により、製造コストを低減できる。
例を用いる事により、負荷素子の半導体基板上での占有
面積が従来の方法より縮小し、前記負荷素子を含む半導
体装置の集積化が成され、かつ負荷素子の製造工程負荷
の削減により、製造コストを低減できる。
【図１】本発明の第１の実施例の説明図である。
【図２】本発明の第２の実施例の説明図である。
【図３】本発明の第３の実施例の説明図である。
【図４】本発明の第４の実施例の説明図である。
【図５】本発明の第６の実施例の説明図である。
【図６】本発明の第５の実施例における電圧検出装置の
回路図である。
回路図である。
【図７】本発明の第５の実施例である電圧検出装置の回
路図である。
路図である。
【図８】本発明における第６の実施例におけるＳＲＡＭ
セルの回路図である。
セルの回路図である。
【図９】従来の技術の説明図である。
１，４，７，１０，１３，２０ シリコン基板 ２，５，８，１１，１８，２２ シリコン酸化膜 ３，９，１９，２２ 多結晶シリコン層 ３（ａ），６（ａ），９（ａ），１２（ａ），１９
（ａ） 高抵抗部 ３（ｂ），６（ｂ），９（ｂ），１２（ｂ），１９
（ｂ） 低抵抗部 １４ 素子分離膜 １５ ゲート絶縁膜 １６，１６（ａ），１６（ｂ） 下層配線 １７ 不純物拡散層
（ａ） 高抵抗部 ３（ｂ），６（ｂ），９（ｂ），１２（ｂ），１９
（ｂ） 低抵抗部 １４ 素子分離膜 １５ ゲート絶縁膜 １６，１６（ａ），１６（ｂ） 下層配線 １７ 不純物拡散層
Claims (33)
- 【請求項１】 半導体基板上に形成された負荷素子にお
いて、前記負荷素子は前記半導体基板上の段差部に形成
された多結晶シリコン層より成ることを特徴とする半導
体装置。 - 【請求項２】 前記段差部の上面にはほぼ一様な厚さを
有する多結晶シリコン層からなる配線が形成され、前記
段差部の側面には前記負荷素子が形成され、前記配線と
前記負荷素子とは直結する構造を有することを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 前記段差部の段差は、前記半導体基板と
前記多結晶シリコン層との間に設けられた絶縁膜により
構成されることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 前記段差部の段差は、前記半導体基板に
形成された段差であり、前記段差上には絶縁膜が形成さ
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記段差部は、前記半導体基板に形成さ
れたトレンチより構成されることを特徴とする請求項１
記載の半導体装置。 - 【請求項６】 前記負荷素子には、燐もしくは砒素がド
ーピングされていることを特徴とする請求項１記載の半
導体装置。 - 【請求項７】 前記絶縁膜はシリコン酸化膜であること
を特徴とする請求項３乃至４記載の半導体装置。 - 【請求項８】 前記半導体基板の表面又は上部には導電
層が形成され、前記導電層の上には絶縁層が形成され、
前記絶縁層にはコンタクトホールが形成され、前記負荷
素子は前記コンタクトホールの側面の段差部に形成さ
れ、前記負荷素子は前記導電層と電気的に接続されてい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項９】 半導体基板上に負荷素子を形成する工程
において、前記半導体基板上に段差部を形成する工程
と、前記段差部を覆って多結晶シリコン層を形成する工
程と、前記多結晶シリコン層をパターニングおよびエッ
チング除去し、前記段差部に前記多結晶シリコン層から
成る負荷素子を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項１０】 前記半導体基板上に段差部を形成する
工程は、半導体基板上に少なくとも１層の絶縁膜を形成
する工程と、前記絶縁膜の一部を除去する工程から成る
ことを特徴とする請求項９記載の半導体装置の製造方
法。 - 【請求項１１】 前記半導体基板上に段差部を形成する
工程は、半導体基板表面をパターニングしエッチング除
去する工程と、前記半導体表面に少なくとも絶縁膜を形
成する工程とから成ることを特徴とする請求項９記載の
半導体装置の製造方法。 - 【請求項１２】 さらに、前記多結晶シリコン層に不純
物をドーピングする工程を含むことを特徴とする請求項
９記載の半導体装置の製造方法。 - 【請求項１３】 前記不純物は、燐もしくは砒素からな
ることを特徴とする請求項１２記載の半導体装置の製造
方法。 - 【請求項１４】 前記絶縁膜は、シリコン酸化膜である
ことを特徴とする請求項１０乃至１１記載の半導体装置
の製造方法。 - 【請求項１５】 半導体基板上に負荷素子と、前記負荷
素子に直結された配線とを形成する半導体装置の製造方
法において、前記半導体基板上に段差部を形成する工程
と、前記段差部を覆って多結晶シリコン層を形成する工
程と、前記多結晶シリコン層をパターニングしエッチン
グ除去して、前記段差部に多結晶シリコン層からなる負
荷素子を形成する工程と、前記段差部上面の多結晶シリ
コン層が導電体配線として機能するのに十分な量の不純
物を前記半導体基板にドーピングする工程とを含むこと
特徴とする半導体装置の製造方法。 - 【請求項１６】 前記半導体基板上に段差部を形成する
工程は、少なくとも１層の絶縁膜を前記半導体基板上に
形成する工程と、前記絶縁膜をパターニングしエッチン
グ除去する工程とを含むことを特徴とする請求項１５記
載の半導体装置の製造方法。 - 【請求項１７】 前記半導体基板上に段差部を形成する
工程は、前記半導体基板をパターニングしエッチング除
去する工程と、前記半導体基板上に少なくとも１層の絶
縁膜を形成する工程とを含むことをと特徴とする請求項
１５記載の半導体装置の製造方法。 - 【請求項１８】 前記絶縁膜をパターニングしエッチン
グ除去する工程は、コンタクトホールを形成する工程で
あることを特徴とする請求項１６記載の半導体装置の製
造方法。 - 【請求項１９】 前記ドーピングする不純物は、燐もし
くは砒素であることを特徴とする請求項１５記載の半導
体装置の製造方法。 - 【請求項２０】 前記絶縁膜は、シリコン酸化膜である
ことを特徴とする請求項１６乃至１７記載の半導体装置
の製造方法。 - 【請求項２１】 前記ドーピングは、イオン注入法によ
り行うことを特徴とする請求項１５記載の半導体装置の
製造方法。 - 【請求項２２】 基準電圧発生装置、コンパレータ、第
１の負荷素子部、及び第２の負荷素子部を構成要素とし
て含む電圧検出装置を具備する半導体装置において、 入力電圧供給端子、前記第１の負荷素子部、前記第２の
負荷素子部およびＶｓｓ供給端子が電気的に直列に接続
し、前記第１の負荷素子部と前記第２の負荷素子部との
間の端子は前記コンパレータの第１の入力端子と接続
し、前記入力電圧端子への入力電圧は、前記第１の負荷
素子部と前記第２の負荷素子部との抵抗比で決まる値に
分圧されて前記コンパレータの第１の入力端子へ供給さ
れ、前記基準電圧発生装置からの基準電圧が、前記コン
パレータの第２の入力端子へ供給される構造をもち、前
記第１の負荷素子部と前記第２の負荷素子部のうち少な
くとも一方負荷素子部は、半導体基板上の段差を覆って
形成された多結晶シリコン層の段差部に形成されている
ことを特徴とる半導体装置。 - 【請求項２３】 前記段差は、前記半導体基板と前記多
結晶シリコン層との間に設けられた絶縁膜により形成さ
れることを特徴とする請求項２２記載の半導体装置。 - 【請求項２４】 前記段差は、前記半導体基板に形成さ
れたトレンチより成ることを特徴とする請求項２２記載
の半導体装置。 - 【請求項２５】 前記一方の負荷素子部の多結晶シリコ
ン層には、燐もしくは砒素がドーピングされていること
を特徴とする請求項２２記載の半導体装置。 - 【請求項２６】 前記絶縁膜は、シリコン酸化膜である
ことを特徴とする請求項２２記載の半導体装置。 - 【請求項２７】 一対の負荷素子の各一端を一対の駆動
用ＭＩＳＦＥＴの各ドレインにそれぞれ電気的に接続し
て成る一対のインバータを有し、一方のＭＩＳＦＥＴの
ドレインが他方のＭＩＳＦＥＴのゲートに、他方のＭＩ
ＳＦＥＴのドレインが一方のＭＩＳＦＥＴのゲートにそ
れぞれ電気的に接続して構成されたフリップフロップを
含むメモリセルを半導体基板に具備する半導体装置にお
いて、前記負荷素子および前記負荷素子に直結された配
線は、前記半導体基板上の段差部を覆って形成された多
結晶シリコン層から成り、前記負荷素子は前記段差部の
側壁に、前記配線は前記段差部の上部平坦部に形成され
ていることを特徴とする半導体装置。 - 【請求項２８】 前記段差部は、前記半導体基板と前記
多結晶シリコン層との間に設けられた絶縁膜により形成
されていることを特徴とする請求項２７記載の半導体装
置。 - 【請求項２９】 前記負荷素子に直結された配線を構成
する多結晶シリコン層には、燐もしくは砒素がドーピン
グされていることを特徴とする請求項２７記載の半導体
装置。 - 【請求項３０】 前記負荷素子を構成する多結晶シリコ
ン層には、前記配線を構成する多結晶シリコン層よりも
低濃度の不純物がドーピングされていることを特徴とす
る請求項２７記載の半導体装置。 - 【請求項３１】 前記半導体基板の表面又は上部には導
電層が形成され、前記導電層の上には絶縁層が形成さ
れ、前記絶縁層にはコンタクトホールが形成され、前記
負荷素子は、前記コンタクトホールの側面の段差部に形
成され、前記導電層と電気的に接続されていることを特
徴とする請求項２７記載の半導体装置。 - 【請求項３２】 前記導体層は、前記半導体基板表面に
形成した不純物拡散層から成り、前記駆動用ＭＩＳＦＥ
Ｔのドレインを構成することを特徴とする請求項３１記
載の半導体装置。 - 【請求項３３】 前記絶縁膜はシリコン酸化膜であるこ
とを特徴とする請求項２８乃至３１記載の半導体装置。
Priority Applications (2)
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|---|---|---|---|
| JP7027124A JPH0818011A (ja) | 1994-04-25 | 1995-02-15 | 半導体装置及びその製造方法 |
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| JP6-86943 | 1994-04-25 | ||
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