JPH02211663A - マスタスライス方式の半導体集積回路装置及びその製造方法 - Google Patents
マスタスライス方式の半導体集積回路装置及びその製造方法Info
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- JPH02211663A JPH02211663A JP1031977A JP3197789A JPH02211663A JP H02211663 A JPH02211663 A JP H02211663A JP 1031977 A JP1031977 A JP 1031977A JP 3197789 A JP3197789 A JP 3197789A JP H02211663 A JPH02211663 A JP H02211663A
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- JP
- Japan
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- bipolar transistor
- circuit device
- master slice
- resistance
- integrated circuit
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
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- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本願の発明は、基本素子としてバイポーラトランジスタ
素子を含んでいるマスタスライス方式の半導体集積回路
装置及びその製造方法に関するものである。
素子を含んでいるマスタスライス方式の半導体集積回路
装置及びその製造方法に関するものである。
請求項１の発明は、上記の様なマスタスライス方式の半
導体集積回路装置において、少なくとも使用されないバ
イポーラトランジスタ素子上に抵抗素子を形成すること
によって、抵抗素子以外の基本素子の集積度を高めるこ
とができる様にしたものである。
導体集積回路装置において、少なくとも使用されないバ
イポーラトランジスタ素子上に抵抗素子を形成すること
によって、抵抗素子以外の基本素子の集積度を高めるこ
とができる様にしたものである。
請求項２の発明は、上記の様なマスタスライス方式の半
導体集積回路装置の製造方法において、回路の設計工程
後で且つ基本素子に対する配線工程前に抵抗素子を形成
することによって、抵抗素子以外の基本素子の集積度を
高めることができ、基本素子の全体的な使用率を高める
ことができ、更に回路のレイアウトも容易である様にし
たものである。
導体集積回路装置の製造方法において、回路の設計工程
後で且つ基本素子に対する配線工程前に抵抗素子を形成
することによって、抵抗素子以外の基本素子の集積度を
高めることができ、基本素子の全体的な使用率を高める
ことができ、更に回路のレイアウトも容易である様にし
たものである。
バイポーラトランジスタ素子を使用する回路では、抵抗
素子も同時に使用されるのが一般的である。また、マス
タスライス方式の大きな目的の一つは、ウニハエ程の短
縮である。
素子も同時に使用されるのが一般的である。また、マス
タスライス方式の大きな目的の一つは、ウニハエ程の短
縮である。
このため、基本素子としてバイポーラトランジスタ素子
を含んでいる従来のマスタスライスでは、抵抗素子も拡
散抵抗として半導体基体中に作り込まれていた。
を含んでいる従来のマスタスライスでは、抵抗素子も拡
散抵抗として半導体基体中に作り込まれていた。
なお、基本素子としてバイポーラトランジスタ素子を含
んでいるマスタスライスとしては、バイポーラマスタス
ライス、Ｂ１−ＭＯＳマスタスライス、Ｂ１−ＣＭＯＳ
マスタスライス（例えば、日経エレクトロニクス１９８
８．４．１８ （Ｎｏ、４４５） ｐ、２２７−２４
１）等があるが、何れも上述の様な構成を有している。
んでいるマスタスライスとしては、バイポーラマスタス
ライス、Ｂ１−ＭＯＳマスタスライス、Ｂ１−ＣＭＯＳ
マスタスライス（例えば、日経エレクトロニクス１９８
８．４．１８ （Ｎｏ、４４５） ｐ、２２７−２４
１）等があるが、何れも上述の様な構成を有している。
ところが、抵抗素子が拡散抵抗として半導体基体中に作
り込まれていると、抵抗素子以外の基本素子の集積度が
当然に低い。
り込まれていると、抵抗素子以外の基本素子の集積度が
当然に低い。
また、抵抗素子が拡散抵抗として半導体基体中に作り込
まれていると、抵抗素子の配置や抵抗値等を個々の回路
に対して最適化することができない。このため、例えば
、回路記述上の１本の抵抗素子を実現するためにマスタ
スライス中の数本の抵抗素子が必要になる。この結果、
抵抗素子とそれ以外の基本素子との使用率のバランスが
くずれ、基本素子の全体的な使用率が低くなってしまう
。
まれていると、抵抗素子の配置や抵抗値等を個々の回路
に対して最適化することができない。このため、例えば
、回路記述上の１本の抵抗素子を実現するためにマスタ
スライス中の数本の抵抗素子が必要になる。この結果、
抵抗素子とそれ以外の基本素子との使用率のバランスが
くずれ、基本素子の全体的な使用率が低くなってしまう
。
また、抵抗素子の配置や抵抗値等を個々の回路に対して
最適化することができないので、回路のレイアウトも容
易でない。
最適化することができないので、回路のレイアウトも容
易でない。
請求項１のマスタスライス方式の半導体集積回路装置で
は、少なくとも使用されていないバイポーラトランジス
タ素子１６上に抵抗素子２２が形成されている。
は、少なくとも使用されていないバイポーラトランジス
タ素子１６上に抵抗素子２２が形成されている。
請求項２のマスタスライス方式の半導体集積回路装置の
製造方法では、回路の設計工程後で且つ基本素子１５．
１８に対する配線工程前に抵抗素子２２を形成している
。
製造方法では、回路の設計工程後で且つ基本素子１５．
１８に対する配線工程前に抵抗素子２２を形成している
。
請求項１のマスタスライス方式の半導体集積回路装置で
は、半導体基体１３中には抵抗素子が形成されていなく
てもよい。
は、半導体基体１３中には抵抗素子が形成されていなく
てもよい。
請求項２のマスタスライス方式の半導体集積回路装置の
製造方法では、使用しないバイポーラトランジスタ素子
１６」二にも抵抗素子２２を形成−ｊることができるの
で、半導体基体１３中には抵抗素子を形成しない様にす
ることができる。
製造方法では、使用しないバイポーラトランジスタ素子
１６」二にも抵抗素子２２を形成−ｊることができるの
で、半導体基体１３中には抵抗素子を形成しない様にす
ることができる。
また、半導体基体１３中に形成されている基本素子１５
．１６．１８に影古されることなく抵抗素子２２の配置
や抵抗値等を決定することができるので、これらを個々
の回路に対して最適化することができる。
．１６．１８に影古されることなく抵抗素子２２の配置
や抵抗値等を決定することができるので、これらを個々
の回路に対して最適化することができる。
以下、バイポーラマスタスライス方式の半導体集積回路
装置に適用した本願の発明の一実施例を、図面を参照し
ながら説明する。
装置に適用した本願の発明の一実施例を、図面を参照し
ながら説明する。
本実施例のマスタスライスでは、Ｐ型の半導体基板１１
及びＮ型のエピタキシャル層１２から成る半導体基体１
３中で且つ素子分離領域１４に囲まれている領域に、Ｎ
ＰＮバイポーラトランジスタ素子１５、ＰＮＰバイポー
ラトランジスタ素子１６、ＳｉＮ膜から成る誘電体膜１
７を有するＭＩＳ容量素子１８等が形成されている。
及びＮ型のエピタキシャル層１２から成る半導体基体１
３中で且つ素子分離領域１４に囲まれている領域に、Ｎ
ＰＮバイポーラトランジスタ素子１５、ＰＮＰバイポー
ラトランジスタ素子１６、ＳｉＮ膜から成る誘電体膜１
７を有するＭＩＳ容量素子１８等が形成されている。
しかし、抵抗素子は形成されておらず、また、半導体基
体１３の表面はＳｉＯ□膜から成る絶縁膜２１によって
覆われており、この絶縁膜２１にはまだ電極窓も形成さ
れていない。
体１３の表面はＳｉＯ□膜から成る絶縁膜２１によって
覆われており、この絶縁膜２１にはまだ電極窓も形成さ
れていない。
本実施例では、この様な状態のマスタスライスに基いて
回路設計を行い、例えばＰＮＰバイポーラトランジスタ
素子１６は使用しないことになると、このＰＮＰバイポ
ーラトランジスタ素子１６や素子分離領域１４」−の絶
縁膜２１内に、多結晶Ｓ１層から成る抵抗素子２２を形
成する。
回路設計を行い、例えばＰＮＰバイポーラトランジスタ
素子１６は使用しないことになると、このＰＮＰバイポ
ーラトランジスタ素子１６や素子分離領域１４」−の絶
縁膜２１内に、多結晶Ｓ１層から成る抵抗素子２２を形
成する。
この抵抗素子２２は、絶縁膜２１内に形成されるので、
次に形成する配線の障害とならない限り、半導体基体１
３中に既に形成されている素子１５．１６．１８に影響
されることなく、任意の位置に配置することができる。
次に形成する配線の障害とならない限り、半導体基体１
３中に既に形成されている素子１５．１６．１８に影響
されることなく、任意の位置に配置することができる。
また、抵抗素子２２の長さや幅を自由に決定することが
でき、抵抗素子２２形成時の不純物のドズ量を変化させ
ることもでき、更にマスクを追加して不純物のドーズ量
を部分的に変化さ−Ｕることもできるので、抵抗素子２
２の抵抗値も自由に決定することができる。
でき、抵抗素子２２形成時の不純物のドズ量を変化させ
ることもでき、更にマスクを追加して不純物のドーズ量
を部分的に変化さ−Ｕることもできるので、抵抗素子２
２の抵抗値も自由に決定することができる。
その後、使用素子に対する電極窓２３を開口し、更に配
線２４を形成する。
線２４を形成する。
以上の様な本実施例では、半導体基体１３中には抵抗素
子が形成されていなくてもよい。従って、抵抗素子２２
と他の素子１５．１６．１８との個数の比にもよるが、
抵抗素子２２が半導体基体１３中に形成されている場合
に比べて、素子１５．１６．１８の密度を通常は２倍以
上に高めることができる。
子が形成されていなくてもよい。従って、抵抗素子２２
と他の素子１５．１６．１８との個数の比にもよるが、
抵抗素子２２が半導体基体１３中に形成されている場合
に比べて、素子１５．１６．１８の密度を通常は２倍以
上に高めることができる。
また、抵抗素子２２の配置や抵抗値等を個々の回路に対
して最適化することができるので、回路のレイアウトも
容易である。
して最適化することができるので、回路のレイアウトも
容易である。
なお、以上の本実施例はバイポーラマスタスライス方式
の半導体集積回路装置に本願の発明を適用したものであ
るが、Ｂ１−ＭＯＳマスタスライス方式や旧−ＣＭＯＳ
マスタスライス方式等の半導体集積回路装置にも本願の
発明を適用することができる。
の半導体集積回路装置に本願の発明を適用したものであ
るが、Ｂ１−ＭＯＳマスタスライス方式や旧−ＣＭＯＳ
マスタスライス方式等の半導体集積回路装置にも本願の
発明を適用することができる。
請求項１のマスタスライス方式の半導体集積回路装置で
は、半導体基体中には抵抗素子が形成されていなくても
よいので、抵抗素子以外の基本素子の集積度を高めるこ
とができる。
は、半導体基体中には抵抗素子が形成されていなくても
よいので、抵抗素子以外の基本素子の集積度を高めるこ
とができる。
請求項２のマスタスライス方式の半導体集積回路装置の
製造方法では、半導体基体中には抵抗素子を形成しない
様にすることができるので、抵抗素子以外の基本素子の
集積度を高めることができる。
製造方法では、半導体基体中には抵抗素子を形成しない
様にすることができるので、抵抗素子以外の基本素子の
集積度を高めることができる。
また、抵抗素子の配置や抵抗値等を個々の回路に対して
最適化することができるので、基本素子の全体的な使用
率を高めることができ、回路のレイアウトも容易である
。
最適化することができるので、基本素子の全体的な使用
率を高めることができ、回路のレイアウトも容易である
。
図面は本願の発明の一実施例の側断面図である。
なお図面に用いた符号において、
１３−−〜−−−−−−−−−−−−−−−半導体基体
１５−−−−−−−−−−−−Ｎ Ｐ Ｎバイポーラト
ランジスタ１６−−−−−−−−−−−−−−−−−Ｐ
Ｎ Ｐバイポーラトランジスタ１８−−−−−−−−
−−−−−−−−Ｍ Ｉ Ｓ容量素子２２−−−−−−
−−一−−−−−−−抵抗素子２４−−−−−−−−−
−−−−−配線である。
１５−−−−−−−−−−−−Ｎ Ｐ Ｎバイポーラト
ランジスタ１６−−−−−−−−−−−−−−−−−Ｐ
Ｎ Ｐバイポーラトランジスタ１８−−−−−−−−
−−−−−−−−Ｍ Ｉ Ｓ容量素子２２−−−−−−
−−一−−−−−−−抵抗素子２４−−−−−−−−−
−−−−−配線である。
Claims (1)
- 【特許請求の範囲】 １、基本素子としてバイポーラトランジスタ素子を含ん
でいるマスタスライス方式の半導体集積回路装置におい
て、 少なくとも使用されていない前記バイポーラトランジス
タ素子上に抵抗素子が形成されているマスタスライス方
式の半導体集積回路装置。 ２、基本素子としてバイポーラトランジスタ素子を含ん
でいるマスタスライス方式の半導体集積回路装置の製造
方法において、 回路の設計工程後て且つ前記基本素子に対する配線工程
前に抵抗素子を形成するマスタスライス方式の半導体集
積回路装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031977A JP2797371B2 (ja) | 1989-02-10 | 1989-02-10 | マスタスライス方式の半導体集積回路装置及びその製造方法 |
| EP90301089A EP0382415B1 (en) | 1989-02-09 | 1990-02-02 | Semiconductor integrated circuit devices |
| DE69012848T DE69012848T2 (de) | 1989-02-09 | 1990-02-02 | Integrierte Halbleiterschaltungsanordnungen. |
| KR1019900001392A KR0183014B1 (ko) | 1989-02-10 | 1990-02-06 | 마스터슬라이스 방식의 반도체 직접회로 장치 및 그 제조방법 |
| US07/476,606 US5101258A (en) | 1989-02-09 | 1990-02-07 | Semiconductor integrated circuit device of master slice approach |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031977A JP2797371B2 (ja) | 1989-02-10 | 1989-02-10 | マスタスライス方式の半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211663A true JPH02211663A (ja) | 1990-08-22 |
| JP2797371B2 JP2797371B2 (ja) | 1998-09-17 |
Family
ID=12346008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031977A Expired - Fee Related JP2797371B2 (ja) | 1989-02-09 | 1989-02-10 | マスタスライス方式の半導体集積回路装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2797371B2 (ja) |
| KR (1) | KR0183014B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917983A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | マスタスライス方式半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045880A (ja) | 2001-07-31 | 2003-02-14 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54108588A (en) * | 1978-02-14 | 1979-08-25 | Nippon Telegr & Teleph Corp <Ntt> | Structure of large-scale integrated circuit chip |
| JPS5636153A (en) * | 1979-08-31 | 1981-04-09 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS61229346A (ja) * | 1985-02-23 | 1986-10-13 | エステイ−シ− ピ−エルシ− | 集積回路上への多結晶シリコンパタ−ンの形成方法 |
-
1989
- 1989-02-10 JP JP1031977A patent/JP2797371B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-06 KR KR1019900001392A patent/KR0183014B1/ko not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54108588A (en) * | 1978-02-14 | 1979-08-25 | Nippon Telegr & Teleph Corp <Ntt> | Structure of large-scale integrated circuit chip |
| JPS5636153A (en) * | 1979-08-31 | 1981-04-09 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS61229346A (ja) * | 1985-02-23 | 1986-10-13 | エステイ−シ− ピ−エルシ− | 集積回路上への多結晶シリコンパタ−ンの形成方法 |
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|---|---|---|---|---|
| JPH0917983A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | マスタスライス方式半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900013636A (ko) | 1990-09-06 |
| JP2797371B2 (ja) | 1998-09-17 |
| KR0183014B1 (ko) | 1999-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |