JPH05291879A - 自動等化回路 - Google Patents
自動等化回路Info
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- JPH05291879A JPH05291879A JP4088554A JP8855492A JPH05291879A JP H05291879 A JPH05291879 A JP H05291879A JP 4088554 A JP4088554 A JP 4088554A JP 8855492 A JP8855492 A JP 8855492A JP H05291879 A JPH05291879 A JP H05291879A
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- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 タップ係数を入力信号の歪にあわせて自動的
に補正し、アナログ回路で実現可能な自動等化回路を提
供する。 【構成】 Ｎタップのトランスバーサルフィルタ（１０
１〜１０６）の出力を入力とする比較器１０７と、比較
器１０７の出力を入力とし、基準波形を出力する第１の
ローパスフィルタ１０８と、第１のローパスフィルタ１
０８の出力とトランスバーサルフィルタの出力の差を求
める引算器１０９と、引算器１０９の出力とトランスバ
ーサルフィルタの各段の出力をかけ算するＮ個の乗算器
１１０〜１１２と、Ｎ個の乗算器の出力をそれぞれ平滑
するＮ個の第２のローパスフィルタ１１３〜１１５と、
Ｎ個の第２のローパスフィルタの出力をそれぞれの入力
とするＮ個の積分器１１６〜１１８とにより構成し、Ｎ
個の積分器の出力をＮタップのトランスバーサルフィル
タの各段のタップ係数とする。
に補正し、アナログ回路で実現可能な自動等化回路を提
供する。 【構成】 Ｎタップのトランスバーサルフィルタ（１０
１〜１０６）の出力を入力とする比較器１０７と、比較
器１０７の出力を入力とし、基準波形を出力する第１の
ローパスフィルタ１０８と、第１のローパスフィルタ１
０８の出力とトランスバーサルフィルタの出力の差を求
める引算器１０９と、引算器１０９の出力とトランスバ
ーサルフィルタの各段の出力をかけ算するＮ個の乗算器
１１０〜１１２と、Ｎ個の乗算器の出力をそれぞれ平滑
するＮ個の第２のローパスフィルタ１１３〜１１５と、
Ｎ個の第２のローパスフィルタの出力をそれぞれの入力
とするＮ個の積分器１１６〜１１８とにより構成し、Ｎ
個の積分器の出力をＮタップのトランスバーサルフィル
タの各段のタップ係数とする。
Description
【０００１】
【産業上の利用分野】本発明はディジタルデータ通信や
記録装置で復調に用いられる等化器の、タップ係数を入
力信号の歪にあわせて自動的に補正し、アナログ回路で
実現可能な自動等化回路を提供するものである。
記録装置で復調に用いられる等化器の、タップ係数を入
力信号の歪にあわせて自動的に補正し、アナログ回路で
実現可能な自動等化回路を提供するものである。
【０００２】
【従来の技術】タップ係数Ｃj（j＝０，・・・，ｎ）の
トランスバーサルフィルタに入力系列｛ａk｝を加えた
ときの出力ｒkは、（数１）のようになる。
トランスバーサルフィルタに入力系列｛ａk｝を加えた
ときの出力ｒkは、（数１）のようになる。
【０００３】
【数１】
【０００４】次に、フィルタ出力ｒkと理想出力ｓkの近
似の良さを表す評価関数として、両者の２乗平均誤差を
求める。平均操作をＥ［・］として（数２）のようにな
る。
似の良さを表す評価関数として、両者の２乗平均誤差を
求める。平均操作をＥ［・］として（数２）のようにな
る。
【０００５】
【数２】
【０００６】最大傾斜法によれば、タップ係数を最適値
に近づけるには、（数３）にしたがって係数を更新すれ
ば良い。
に近づけるには、（数３）にしたがって係数を更新すれ
ば良い。
【０００７】
【数３】
【０００８】ｄＤ／ｄＣjは（数２）を用いて、次のよ
うになる。
うになる。
【０００９】
【数４】
【００１０】よって、（数３）は
【００１１】
【数５】
【００１２】となる。３タップトランスバーサルフィル
タに（数５）を適応したものを図６に示す。図６におい
て、４０１，４０２は遅延素子、４０３，４０４，４０
５は係数乗算器、４０６は加算器、４０７は比較器、４
０９は引算器、４１０，４１１，４１２は乗算器、４１
３，４１４，４１５は積算器である。
タに（数５）を適応したものを図６に示す。図６におい
て、４０１，４０２は遅延素子、４０３，４０４，４０
５は係数乗算器、４０６は加算器、４０７は比較器、４
０９は引算器、４１０，４１１，４１２は乗算器、４１
３，４１４，４１５は積算器である。
【００１３】入力信号は遅延素子４０１，４０２と係数
乗算器４０３，４０４，４０５と加算器４０６により構
成されるトランスバーサルフィルタを通過した後、比較
器４０７によって検出点での参照値ｓkを求め、引算器
４０９によりトランスバーサルフィルタ出力ｒkと上記
参照値ｓkとの誤差ｅkを求める。
乗算器４０３，４０４，４０５と加算器４０６により構
成されるトランスバーサルフィルタを通過した後、比較
器４０７によって検出点での参照値ｓkを求め、引算器
４０９によりトランスバーサルフィルタ出力ｒkと上記
参照値ｓkとの誤差ｅkを求める。
【００１４】この誤差と遅延線出力との積ｅk・ａk-jを
乗算器４１０，４１１，４１２によって求め、積算器４
１３，４１４，４１５で積算し、適当な係数がかけられ
たものを増分として、タップ係数Ｃjを更新する。
乗算器４１０，４１１，４１２によって求め、積算器４
１３，４１４，４１５で積算し、適当な係数がかけられ
たものを増分として、タップ係数Ｃjを更新する。
【００１５】上記操作を何回も繰り返すことにより、誤
差が減少する方向にタップ係数が変化し、トランスバー
サルフィルタより等化された出力を得ることができる
（参考文献：電子通信学会「ディジタル信号処理」，１
１．適応ディジタル信号処理と自動等化）。
差が減少する方向にタップ係数が変化し、トランスバー
サルフィルタより等化された出力を得ることができる
（参考文献：電子通信学会「ディジタル信号処理」，１
１．適応ディジタル信号処理と自動等化）。
【００１６】
【発明が解決しようとする課題】しかしながら、上記の
構成では参照値ｓkは比較器４０７によって求めるた
め、検出点でのみ有効な値になる。そのため検出点タイ
ミング用のＰＬＬクロックによって、系全体の動作を制
御する必要がある。この検出点タイミングで係数更新を
行う回路系はディジタル回路でしか実現できず、ハード
ウェア規模の増大をまねいている。また、検出点タイミ
ングでのみ係数更新を行うため、全時間で係数更新を行
うよりも係数の収束が遅いという問題点を有していた。
構成では参照値ｓkは比較器４０７によって求めるた
め、検出点でのみ有効な値になる。そのため検出点タイ
ミング用のＰＬＬクロックによって、系全体の動作を制
御する必要がある。この検出点タイミングで係数更新を
行う回路系はディジタル回路でしか実現できず、ハード
ウェア規模の増大をまねいている。また、検出点タイミ
ングでのみ係数更新を行うため、全時間で係数更新を行
うよりも係数の収束が遅いという問題点を有していた。
【００１７】
【課題を解決するための手段】上記問題点を解決するた
め本発明の自動等化回路では、Ｎタップのトランスバー
サルフィルタの出力を入力とする比較器と、前記比較器
の出力を入力とし、基準波形を出力する第１のローパス
フィルタと、第１のローパスフィルタの出力と前記トラ
ンスバーサルフィルタの出力の差を求める引算器と、前
記引算器の出力とトランスバーサルフィルタの各段の出
力をかけ算するＮ個の乗算器と、前記Ｎ個の乗算器の出
力をそれぞれ平滑するＮ個の第２のローパスフィルタ
と、前記Ｎ個の第２のローパスフィルタの出力をそれぞ
れの入力とするＮ個の積分器より構成され、前記Ｎ個の
積分器の出力を前記Ｎタップのトランスバーサルフィル
タの各段のタップ係数とするものである。
め本発明の自動等化回路では、Ｎタップのトランスバー
サルフィルタの出力を入力とする比較器と、前記比較器
の出力を入力とし、基準波形を出力する第１のローパス
フィルタと、第１のローパスフィルタの出力と前記トラ
ンスバーサルフィルタの出力の差を求める引算器と、前
記引算器の出力とトランスバーサルフィルタの各段の出
力をかけ算するＮ個の乗算器と、前記Ｎ個の乗算器の出
力をそれぞれ平滑するＮ個の第２のローパスフィルタ
と、前記Ｎ個の第２のローパスフィルタの出力をそれぞ
れの入力とするＮ個の積分器より構成され、前記Ｎ個の
積分器の出力を前記Ｎタップのトランスバーサルフィル
タの各段のタップ係数とするものである。
【００１８】
【作用】上記手段を用いて構成される本発明の自動等化
回路は、すべてアナログ回路で実現することが可能であ
り、従来のディジタル自動等化回路より少ないハードウ
ェアで実現できる。また、全時間で係数更新を行うた
め、検出点でのみ係数更新を行う従来のディジタル自動
等化回路よりも係数の収束がはやい。
回路は、すべてアナログ回路で実現することが可能であ
り、従来のディジタル自動等化回路より少ないハードウ
ェアで実現できる。また、全時間で係数更新を行うた
め、検出点でのみ係数更新を行う従来のディジタル自動
等化回路よりも係数の収束がはやい。
【００１９】
【実施例】本発明の自動等化回路の実施例を図１，図２
を用いて説明する。まず図１は３タップトランスバ−サ
ルフィルタに本発明を適用したものである。図１は従来
の技術の説明に用いた図６にローパスフィルタ１０８を
追加し、積算器４１３，４１４，４１５を、ローパスフ
ィルタ１１３，１１４，１１５と積分器１１６，１１
７，１１８に置き換えたものになっている。
を用いて説明する。まず図１は３タップトランスバ−サ
ルフィルタに本発明を適用したものである。図１は従来
の技術の説明に用いた図６にローパスフィルタ１０８を
追加し、積算器４１３，４１４，４１５を、ローパスフ
ィルタ１１３，１１４，１１５と積分器１１６，１１
７，１１８に置き換えたものになっている。
【００２０】図２を用いて図１の動作を説明する。図２
の（１）は３タップトランスバーサルフィルタを構成す
る１０１〜１０６の最終段の加算器１０６の出力、図２
の（２）は次段のコンパレータ１０７の出力である。図
２の（３）は後段のローパスフィルタ１０８の出力であ
り、コンパレータ１０７の出力パルス幅が信号のビット
反転間隔に等しくなるようにコンパレータ１０７のしき
い値を設定し、ローパスフィルタ１０８を以下に述べる
ように設計することによって理想的な信号波形となる。
の（１）は３タップトランスバーサルフィルタを構成す
る１０１〜１０６の最終段の加算器１０６の出力、図２
の（２）は次段のコンパレータ１０７の出力である。図
２の（３）は後段のローパスフィルタ１０８の出力であ
り、コンパレータ１０７の出力パルス幅が信号のビット
反転間隔に等しくなるようにコンパレータ１０７のしき
い値を設定し、ローパスフィルタ１０８を以下に述べる
ように設計することによって理想的な信号波形となる。
【００２１】コンパレータ１０７の出力の低い領域の周
波数特性は、信号の変調規則によって定まる周波数特性
に等しく、高い領域の周波数特性は、信号のビット反転
間隔に相当する周波数の整数倍の周波数で０になり、そ
の周波数の手前の領域では直線的に減少する周波数特性
になる。よって、ローパスフィルタ１０８で信号のビッ
ト反転間隔に相当する周波数以上を除けば、その出力は
ロールオフファクター１の波形に等しくなる。また、ロ
ーパスフィルタ１０８で、上述のカットオフ手前の領域
の減衰の傾きを制御することで任意のロールオフファク
ターの波形に等しい出力を得ることができる。
波数特性は、信号の変調規則によって定まる周波数特性
に等しく、高い領域の周波数特性は、信号のビット反転
間隔に相当する周波数の整数倍の周波数で０になり、そ
の周波数の手前の領域では直線的に減少する周波数特性
になる。よって、ローパスフィルタ１０８で信号のビッ
ト反転間隔に相当する周波数以上を除けば、その出力は
ロールオフファクター１の波形に等しくなる。また、ロ
ーパスフィルタ１０８で、上述のカットオフ手前の領域
の減衰の傾きを制御することで任意のロールオフファク
ターの波形に等しい出力を得ることができる。
【００２２】このようにすれば、検出点のみでなく全て
のタイミングでトランスバーサルフィルタの出力とリフ
ァレンスとして作成したコンパレータ１０７およびロー
パスフィルタ１０８の出力とを比較することができる。
これにより、比較器および、それに続く乗算器、ローパ
スフィルタを連続時間で動作するアナログ回路で構成す
ることができ、従来例に示したようなディジタル回路で
構成したものよりも回路規模を小さくすることができ
る。
のタイミングでトランスバーサルフィルタの出力とリフ
ァレンスとして作成したコンパレータ１０７およびロー
パスフィルタ１０８の出力とを比較することができる。
これにより、比較器および、それに続く乗算器、ローパ
スフィルタを連続時間で動作するアナログ回路で構成す
ることができ、従来例に示したようなディジタル回路で
構成したものよりも回路規模を小さくすることができ
る。
【００２３】また、全てのタイミングで誤差信号を得
て、タップ係数の更新を行うことができるため、タップ
係数の収束もはやくなる。
て、タップ係数の更新を行うことができるため、タップ
係数の収束もはやくなる。
【００２４】次に、本発明の第２の実施例を図３，図４
を用いて説明する。トランスバーサルフィルタの出力が
３値のパーシャルレスポンスの場合、その波形は図４
（１）に示すように、プラス側のピークとマイナス側の
ピークを持つ。この場合の回路は、前記トランスバーサ
ルフィルタの出力を、プラス側のしきい値を持ちプラス
側の方形波を出力するコンパレータと、マイナス側のし
きい値を持ちマイナス側の方形波を出力するコンパレー
タの両方に通し、それらの出力を加算して、ローパスフ
ィルタを通すことによって基準波形を作成する構成をと
ればよい。なお、コンパレータの出力パルスのパルス幅
や、ローパスフィルタの周波数特性は第１の実施例に述
べた方法で設計する。
を用いて説明する。トランスバーサルフィルタの出力が
３値のパーシャルレスポンスの場合、その波形は図４
（１）に示すように、プラス側のピークとマイナス側の
ピークを持つ。この場合の回路は、前記トランスバーサ
ルフィルタの出力を、プラス側のしきい値を持ちプラス
側の方形波を出力するコンパレータと、マイナス側のし
きい値を持ちマイナス側の方形波を出力するコンパレー
タの両方に通し、それらの出力を加算して、ローパスフ
ィルタを通すことによって基準波形を作成する構成をと
ればよい。なお、コンパレータの出力パルスのパルス幅
や、ローパスフィルタの周波数特性は第１の実施例に述
べた方法で設計する。
【００２５】図３は図１に遅延素子２１９、コンパレー
タ２２８、加算器２２７、波線で囲んだ回路ブロック２
２６，２２９を加えたものである。２０１〜２０６によ
って構成されるトランスバーサルフィルタの出力を、プ
ラス側のしきい値をもつコンパレータ２０７と、マイナ
ス側のしきい値を持つコンパレータ２２８に入力し、両
方の出力を加算器２２７によって加算した後、ローパス
フィルタ２０８を通すことによって基準波形を得てい
る。
タ２２８、加算器２２７、波線で囲んだ回路ブロック２
２６，２２９を加えたものである。２０１〜２０６によ
って構成されるトランスバーサルフィルタの出力を、プ
ラス側のしきい値をもつコンパレータ２０７と、マイナ
ス側のしきい値を持つコンパレータ２２８に入力し、両
方の出力を加算器２２７によって加算した後、ローパス
フィルタ２０８を通すことによって基準波形を得てい
る。
【００２６】また、回路ブロック２２６，２２９は入力
信号の振幅が変化してもコンパレータ２０７，２２８の
しきい値を最適に保つものである。
信号の振幅が変化してもコンパレータ２０７，２２８の
しきい値を最適に保つものである。
【００２７】プラス側のコンパレータ２０７のしきい値
を最適に保つ回路ブロック２２６の動作を図４を用いて
説明する。図４において、（１）が２０１〜２０６によ
って構成される３タップトランスバーサルフィルタの出
力とすると、時間Ｔの遅延量を持つ遅延素子２１９の出
力は（２）となる。図中破線で示したしきい値で打ち抜
いて、コンパレータ２０７の出力が（３）、コンパレー
タ２２０の出力が（４）となり、その後段のＲＳフリッ
プフロップ２２１の出力は（５）となる。このＲＳフリ
ップフロップ２２１とコンパレータ２０７の差をとる減
算器２２２の出力は（６）のように、コンパレータ２０
７の出力（３）のパルス幅がＴより広ければ、Ｔとの差
のパルス幅を持つ正のパルスになり、Ｔより狭ければ、
Ｔとの差のパルス幅を持つ負のパルスになる。これを積
分器２２３に通した出力が（７）であり、ローパスフィ
ルタ２２４を通して、コンパレータ２０７，２２０のし
きい値に用いれば、出力のパルス幅がＴより広い場合、
その分しきい値が大きくなるためパルス幅は減少し、出
力のパルス幅がＴより狭い場合、その分しきい値が小さ
くなるためパルス幅は増加する。
を最適に保つ回路ブロック２２６の動作を図４を用いて
説明する。図４において、（１）が２０１〜２０６によ
って構成される３タップトランスバーサルフィルタの出
力とすると、時間Ｔの遅延量を持つ遅延素子２１９の出
力は（２）となる。図中破線で示したしきい値で打ち抜
いて、コンパレータ２０７の出力が（３）、コンパレー
タ２２０の出力が（４）となり、その後段のＲＳフリッ
プフロップ２２１の出力は（５）となる。このＲＳフリ
ップフロップ２２１とコンパレータ２０７の差をとる減
算器２２２の出力は（６）のように、コンパレータ２０
７の出力（３）のパルス幅がＴより広ければ、Ｔとの差
のパルス幅を持つ正のパルスになり、Ｔより狭ければ、
Ｔとの差のパルス幅を持つ負のパルスになる。これを積
分器２２３に通した出力が（７）であり、ローパスフィ
ルタ２２４を通して、コンパレータ２０７，２２０のし
きい値に用いれば、出力のパルス幅がＴより広い場合、
その分しきい値が大きくなるためパルス幅は減少し、出
力のパルス幅がＴより狭い場合、その分しきい値が小さ
くなるためパルス幅は増加する。
【００２８】また、マイナス側のコンパレータ２２８の
しきい値を最適に保つ回路ブロック２２９も同一構成で
同一動作である。
しきい値を最適に保つ回路ブロック２２９も同一構成で
同一動作である。
【００２９】このようにして、入力信号の振幅が変化し
てもコンパレータの出力パルス幅は自動的にＴに保た
れ、第１の実施例に述べたローパスフィルタ２０８との
組み合わせで理想的な基準波形を得ることができる。
てもコンパレータの出力パルス幅は自動的にＴに保た
れ、第１の実施例に述べたローパスフィルタ２０８との
組み合わせで理想的な基準波形を得ることができる。
【００３０】次に、本発明の第３の実施例を図５を用い
て説明する。図５は図３に加算器３３０を追加したもの
である。（１，０，−１）のパーシャルレスポンス系列
は復調に１＋Ｄのデコーダを必要とする。これは元の信
号とそれを信号のビット反転間隔と同じ時間だけ遅らせ
た信号を加算するものであり、図５では遅延素子３１９
と加算器３３０で構成している。遅延素子３１９を第２
の実施例で述べた遅延素子２１９と兼用することによっ
て、回路規模の減少をはかることができる。
て説明する。図５は図３に加算器３３０を追加したもの
である。（１，０，−１）のパーシャルレスポンス系列
は復調に１＋Ｄのデコーダを必要とする。これは元の信
号とそれを信号のビット反転間隔と同じ時間だけ遅らせ
た信号を加算するものであり、図５では遅延素子３１９
と加算器３３０で構成している。遅延素子３１９を第２
の実施例で述べた遅延素子２１９と兼用することによっ
て、回路規模の減少をはかることができる。
【００３１】
【発明の効果】以上のように本発明の自動等化回路は、
比較器とローパスフィルタの最適な組み合わせによって
全時間で有効な値を持つ基準波形を作る。このため、全
てアナログ回路で実現することが可能であり、従来のデ
ィジタル自動等化回路より少ないハードウェアで実現で
きる。また、全時間で係数更新を行うため、検出点での
み係数更新を行う従来のディジタル自動等化回路よりも
係数の収束がはやい。
比較器とローパスフィルタの最適な組み合わせによって
全時間で有効な値を持つ基準波形を作る。このため、全
てアナログ回路で実現することが可能であり、従来のデ
ィジタル自動等化回路より少ないハードウェアで実現で
きる。また、全時間で係数更新を行うため、検出点での
み係数更新を行う従来のディジタル自動等化回路よりも
係数の収束がはやい。
【００３２】また、入力信号の振幅が変化しても、比較
器のスライスレベルを最適に保つことによって、比較器
出力のパルス幅を一定に保ち、常に理想的な基準波形を
得ることができる。
器のスライスレベルを最適に保つことによって、比較器
出力のパルス幅を一定に保ち、常に理想的な基準波形を
得ることができる。
【００３３】更に、（１，０，−１）のパーシャルレス
ポンス系列の復調に用いられる１＋Ｄのデコーダの遅延
素子を他の回路と兼用することによって、回路規模を減
少させることができる。
ポンス系列の復調に用いられる１＋Ｄのデコーダの遅延
素子を他の回路と兼用することによって、回路規模を減
少させることができる。
【図１】本発明の第１の実施例における自動等化回路の
構成を示すブロック図
構成を示すブロック図
【図２】同第１の実施例の動作を説明するための波形図
【図３】本発明の第２の実施例における自動等化回路の
構成を示すブロック図
構成を示すブロック図
【図４】同第２の実施例の動作を説明するための波形図
【図５】本発明の第３の実施例における自動等化回路の
構成を示すブロック図
構成を示すブロック図
【図６】従来の自動等化回路の構成を示すブロック図
１０１，１０２，２０１，２０２，２１９，３１９ 遅
延素子 １０３〜１０５，２０３〜２０５ 係数器 １０６，２０６，２２７，３３０ 加算器 １０７，２０７，２２０，２２８ コンパレータ １０８，１１３〜１１５，２０８，２１３〜２１５，２
２４ ローパスフィルタ １０９，２０９，２２２ 引算器 １１０〜１１２，２１０〜２１２ 乗算器 １１６〜１１８，２１６〜２１８，２２３ 積分器 ２２１ ＲＳフリップフロップ
延素子 １０３〜１０５，２０３〜２０５ 係数器 １０６，２０６，２２７，３３０ 加算器 １０７，２０７，２２０，２２８ コンパレータ １０８，１１３〜１１５，２０８，２１３〜２１５，２
２４ ローパスフィルタ １０９，２０９，２２２ 引算器 １１０〜１１２，２１０〜２１２ 乗算器 １１６〜１１８，２１６〜２１８，２２３ 積分器 ２２１ ＲＳフリップフロップ
Claims (4)
- 【請求項１】 Ｎタップのトランスバーサルフィルタの
出力を入力とする比較器と、 前記比較器の出力を入力とし、基準波形を出力する第１
のローパスフィルタと、 第１のローパスフィルタの出力と前記トランスバーサル
フィルタの出力の差を求める引算器と、 前記引算器の出力とトランスバーサルフィルタの各段の
出力をかけ算するＮ個の乗算器と、 前記Ｎ個の乗算器の出力をそれぞれ平滑するＮ個の第２
のローパスフィルタと、 前記Ｎ個の第２のローパスフィルタの出力をそれぞれの
入力とするＮ個の積分器とにより構成され、 前記Ｎ個の積分器の出力を前記Ｎタップのトランスバー
サルフィルタの各段のタップ係数とすることを特徴とす
る自動等化回路。 - 【請求項２】 Ｎタップのトランスバーサルフィルタの
出力が３値のパーシャルレスポンス波形であって、 前記トランスバーサルフィルタの出力を入力とする第１
および第２の比較回路と、 前記第１の比較回路と第２の比較回路の出力を加算する
加算器と、 前記加算器の出力を入力とし、基準波形を出力する第１
のローパスフィルタと、 第１のローパスフィルタの出力と前記トランスバーサル
フィルタの出力の差を求める引算器と、 前記引算器の出力とトランスバーサルフィルタの各段の
出力をかけ算するＮ個の乗算器と、 前記Ｎ個の乗算器の出力をそれぞれ平滑するＮ個の第２
のローパスフィルタと、 前記Ｎ個の第２のローパスフィルタの出力をそれぞれの
入力とするＮ個の積分器とにより構成され、 前記Ｎ個の積分器の出力を前記Ｎタップのトランスバー
サルフィルタの各段のタップ係数とすることを特徴とす
る自動等化回路。 - 【請求項３】 第１および第２の比較回路はそれぞれ、 Ｎタップのトランスバーサルフィルタの出力を入力とす
る第１の比較器と、前記トランスバーサルフィルタの出
力を入力とし、入力信号のビット反転間隔Ｔに等しい遅
延時間を有する遅延素子と、前記遅延素子の出力を入力
とする第２の比較器と、前記第２の比較器の出力をリセ
ット入力、前記第１の比較器の出力をセット入力とする
ＲＳフリップフロップと、前記ＲＳフリップフロップの
出力と前記第１の比較器の出力との差を求める引算器
と、前記引算器の出力を入力とする積分器と、前記積分
器の出力を入力とするローパスフィルタとにより構成さ
れ、前記ローパスフィルタの出力を前記第１の比較器と
前記第２の比較器のしきい値とし、 前記それぞれの第１の比較器の入力を前記第１および第
２の比較回路の入力とし、前記それぞれの第１の比較器
の出力を前記第１および第２の比較回路の出力とするこ
とを特徴とする請求項２に記載の自動等化回路。 - 【請求項４】 Ｎタップのトランスバーサルフィルタの
出力に１＋Ｄのデコーダを接続し、前記デコーダに用い
られる遅延素子を請求項２に記載の遅延素子と兼用する
ことを特徴とする自動等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08855492A JP3146609B2 (ja) | 1992-04-09 | 1992-04-09 | 自動等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08855492A JP3146609B2 (ja) | 1992-04-09 | 1992-04-09 | 自動等化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291879A true JPH05291879A (ja) | 1993-11-05 |
| JP3146609B2 JP3146609B2 (ja) | 2001-03-19 |
Family
ID=13946090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08855492A Expired - Fee Related JP3146609B2 (ja) | 1992-04-09 | 1992-04-09 | 自動等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146609B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0840318A3 (en) * | 1996-10-31 | 1998-06-10 | Victor Company Of Japan, Limited | Waveform equalizer |
| US6240434B1 (en) | 1997-12-25 | 2001-05-29 | Fujitsu Limited | Finite impulse response circuit and disk unit |
-
1992
- 1992-04-09 JP JP08855492A patent/JP3146609B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0840318A3 (en) * | 1996-10-31 | 1998-06-10 | Victor Company Of Japan, Limited | Waveform equalizer |
| US6061395A (en) * | 1996-10-31 | 2000-05-09 | Victor Company Of Japan, Ltd. | Waveform equalizer |
| KR100480317B1 (ko) * | 1996-10-31 | 2005-05-16 | 닛폰 비구타 가부시키가이샤 | 파형등화회로 |
| US6240434B1 (en) | 1997-12-25 | 2001-05-29 | Fujitsu Limited | Finite impulse response circuit and disk unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3146609B2 (ja) | 2001-03-19 |
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