JPH0697827A - アナログ・ディジタル変換回路 - Google Patents
アナログ・ディジタル変換回路Info
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- JPH0697827A JPH0697827A JP24479892A JP24479892A JPH0697827A JP H0697827 A JPH0697827 A JP H0697827A JP 24479892 A JP24479892 A JP 24479892A JP 24479892 A JP24479892 A JP 24479892A JP H0697827 A JPH0697827 A JP H0697827A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 50
- 230000003321 amplification Effects 0.000 claims description 9
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 9
- 238000005070 sampling Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 210000003127 knee Anatomy 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】回路規模および消費電力を削減し、処理の高速
化を可能とし、カラー画像にも使用できるアナログ・デ
ィジタル変換回路を安価に提供。 【構成】アナログ入力信号Vin101を２系統に分離し、一
方は、 A/D変換器20A の入力に接続する。他方は、４倍
の利得を持つ差動増幅器10の非反転入力に接続され、そ
の出力104 は、 A/D変換器20B の入力に接続される。８
ビット分解能を持つ A/D変換器20A の出力105 は、付加
回路30において下位２ビットに［00]を付加され、加算
器40による微調整を経てディジタル信号113 として選択
回路60の一方の入力に接続される。８ビット分解能を持
つ A/D変換器20B の出力108 は、付加回路31において上
位２ビットに［00] を付加され、ディジタル信号114 と
して選択回路60の他方の入力に接続される。 A/D変換器
20B のオーバーフロー信号115 のセットにより、選択回
路60はディジタル信号113 を選択出力する。
化を可能とし、カラー画像にも使用できるアナログ・デ
ィジタル変換回路を安価に提供。 【構成】アナログ入力信号Vin101を２系統に分離し、一
方は、 A/D変換器20A の入力に接続する。他方は、４倍
の利得を持つ差動増幅器10の非反転入力に接続され、そ
の出力104 は、 A/D変換器20B の入力に接続される。８
ビット分解能を持つ A/D変換器20A の出力105 は、付加
回路30において下位２ビットに［00]を付加され、加算
器40による微調整を経てディジタル信号113 として選択
回路60の一方の入力に接続される。８ビット分解能を持
つ A/D変換器20B の出力108 は、付加回路31において上
位２ビットに［00] を付加され、ディジタル信号114 と
して選択回路60の他方の入力に接続される。 A/D変換器
20B のオーバーフロー信号115 のセットにより、選択回
路60はディジタル信号113 を選択出力する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ・ディジタル
変換回路、特にビデオ信号のディジタル化に好適な低輝
度部分の高精度なアナログ・ディジタル変換回路に関す
るものである。
変換回路、特にビデオ信号のディジタル化に好適な低輝
度部分の高精度なアナログ・ディジタル変換回路に関す
るものである。
【０００２】
【従来の技術】たとえば、ビデオカメラからのビデオ信
号を、アナログ・ディジタル変換した後のディジタル出
力信号の低輝度部分は、ガンマ補正する際に、伸長（増
幅）されるため分解能が要求される。一方、高輝度部分
は、ニー(Knee)特性を持たせるために圧縮され、擬似的
に飽和特性をとるので、分解能を必要としない。
号を、アナログ・ディジタル変換した後のディジタル出
力信号の低輝度部分は、ガンマ補正する際に、伸長（増
幅）されるため分解能が要求される。一方、高輝度部分
は、ニー(Knee)特性を持たせるために圧縮され、擬似的
に飽和特性をとるので、分解能を必要としない。
【０００３】従来、上記の要請を満たすために図10に示
される構成をもつアナログ・ディジタル変換回路が考案
され使用されている。図10を参照すると、先ず、アナロ
グ画素入力信号は、サンプルホールドされる。このホー
ルドされたアナログ画素信号は、第１の低分解能のアナ
ログ・ディジタル変換器によってディジタル信号A に変
換される。このディジタル信号A は、上位ビットとして
加算・ラッチ回路にラッチされる。この変換後の上位ビ
ットとしてのディジタル信号A はまた、ディジタル・ア
ナログ変換器によってアナログ信号に変換され、差動増
幅器の反転入力に供給される。差動増幅器の非反転入力
には、上記のホールドされたアナログ画素信号が供給さ
れる。差動増幅器によって増幅された信号は、第２のア
ナログ・ディジタル変換器に供給されてディジタル信号
B に変換される。つまり、後者のディジタル信号B は、
高精度の分解能を有する。このディジタル信号B は、下
位ビットとして加算・ラッチ回路のディジタル値に加算
されラッチされる。以上の構成によって、高分解能のア
ナログ・ディジタル変換回路が得られる。
される構成をもつアナログ・ディジタル変換回路が考案
され使用されている。図10を参照すると、先ず、アナロ
グ画素入力信号は、サンプルホールドされる。このホー
ルドされたアナログ画素信号は、第１の低分解能のアナ
ログ・ディジタル変換器によってディジタル信号A に変
換される。このディジタル信号A は、上位ビットとして
加算・ラッチ回路にラッチされる。この変換後の上位ビ
ットとしてのディジタル信号A はまた、ディジタル・ア
ナログ変換器によってアナログ信号に変換され、差動増
幅器の反転入力に供給される。差動増幅器の非反転入力
には、上記のホールドされたアナログ画素信号が供給さ
れる。差動増幅器によって増幅された信号は、第２のア
ナログ・ディジタル変換器に供給されてディジタル信号
B に変換される。つまり、後者のディジタル信号B は、
高精度の分解能を有する。このディジタル信号B は、下
位ビットとして加算・ラッチ回路のディジタル値に加算
されラッチされる。以上の構成によって、高分解能のア
ナログ・ディジタル変換回路が得られる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の方式は、回路の規模が大きくなると共に、アナログ
・ディジタル変換をシリアルに２回実行するため、高速
化には適さないという未解決の課題がある。
来の方式は、回路の規模が大きくなると共に、アナログ
・ディジタル変換をシリアルに２回実行するため、高速
化には適さないという未解決の課題がある。
【０００５】本発明はこのような従来技術の欠点を解消
し、素子点数を削減して回路規模および消費電力を低減
し、処理の高速化を可能としたアナログ・ディジタル変
換回路を安価に提供することを目的とする。
し、素子点数を削減して回路規模および消費電力を低減
し、処理の高速化を可能としたアナログ・ディジタル変
換回路を安価に提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上述の課題を解
決するために、順次に入力される第１のアナログ信号を
対応する第１のディジタル信号に変換するアナログ・デ
ィジタル変換回路において、この回路は、第１のアナロ
グ信号を対応する第２のディジタル信号に変換する第１
のアナログ・ディジタル変換手段と、第２のディジタル
信号を、第１のディジタル信号と第２のディジタル信号
の各ビット数の差のビット数分 「0」を下位ビットに付加
して第３のディジタル信号を生成する第１の付加手段
と、第１のアナログ信号と第１の基準電位との差分を差
のビット数に対応する増幅率で増幅した第２のアナログ
信号を生成する差動増幅手段と、第２のアナログ信号を
対応する第４のディジタル信号に変換する第２のアナロ
グ・ディジタル変換手段と、第４のディジタル信号に、
上記差のビット数分 「0」を上位ビットに付加して第５の
ディジタル信号を生成する第２の付加手段と、第３のデ
ィジタル信号と第５のディジタル信号とのいずれか一方
を、第２のアナログ・ディジタル変換手段のオーバーフ
ローの状態によって選択し、第１のディジタル信号とし
て出力する選択手段とを備えたことを特徴としている。
決するために、順次に入力される第１のアナログ信号を
対応する第１のディジタル信号に変換するアナログ・デ
ィジタル変換回路において、この回路は、第１のアナロ
グ信号を対応する第２のディジタル信号に変換する第１
のアナログ・ディジタル変換手段と、第２のディジタル
信号を、第１のディジタル信号と第２のディジタル信号
の各ビット数の差のビット数分 「0」を下位ビットに付加
して第３のディジタル信号を生成する第１の付加手段
と、第１のアナログ信号と第１の基準電位との差分を差
のビット数に対応する増幅率で増幅した第２のアナログ
信号を生成する差動増幅手段と、第２のアナログ信号を
対応する第４のディジタル信号に変換する第２のアナロ
グ・ディジタル変換手段と、第４のディジタル信号に、
上記差のビット数分 「0」を上位ビットに付加して第５の
ディジタル信号を生成する第２の付加手段と、第３のデ
ィジタル信号と第５のディジタル信号とのいずれか一方
を、第２のアナログ・ディジタル変換手段のオーバーフ
ローの状態によって選択し、第１のディジタル信号とし
て出力する選択手段とを備えたことを特徴としている。
【０００７】また、上記選択手段は、選択切替の際の第
１のディジタル信号の連続性を保つために第１のアナロ
グ・ディジタル変換手段のオフセット誤差を補正するた
めのオフセット補正手段を備えたことを特徴としてい
る。
１のディジタル信号の連続性を保つために第１のアナロ
グ・ディジタル変換手段のオフセット誤差を補正するた
めのオフセット補正手段を備えたことを特徴としてい
る。
【０００８】さらに、上記差動増幅手段は、利得調整機
能を有することを特徴としている。さらにまた、上記回
路において、第１のアナログ信号は画像信号であり、こ
の画像信号のブランキング期間内に第１のアナログ・デ
ィジタル変換手段の第２の基準電圧の差のビット数に対
応する数の逆数倍した電圧レベルを差動増幅手段におい
て増幅しこの増幅レベルをサンプル・ホールドして、そ
のホールド電圧をブランキング期間外における第２のア
ナログ・ディジタル変換手段の第３の基準電圧とするこ
とを特徴としている。
能を有することを特徴としている。さらにまた、上記回
路において、第１のアナログ信号は画像信号であり、こ
の画像信号のブランキング期間内に第１のアナログ・デ
ィジタル変換手段の第２の基準電圧の差のビット数に対
応する数の逆数倍した電圧レベルを差動増幅手段におい
て増幅しこの増幅レベルをサンプル・ホールドして、そ
のホールド電圧をブランキング期間外における第２のア
ナログ・ディジタル変換手段の第３の基準電圧とするこ
とを特徴としている。
【０００９】
【作用】本発明によれば、第１のアナログ・ディジタル
変換手段は、第１のアナログ信号を対応する第２のディ
ジタル信号に変換し、第１の付加手段は、第２のディジ
タル信号を、第１のディジタル信号と第２のディジタル
信号の各ビット数の差のビット数分 「0」を下位ビットに
付加して第３のディジタル信号を生成する。差動増幅手
段は、第１のアナログ信号と第１の基準電位との差分を
差のビット数に対応する増幅率で増幅した第２のアナロ
グ信号を生成し、第２のアナログ・ディジタル変換手段
は、第２のアナログ信号を対応する第４のディジタル信
号に変換する。また第２の付加手段は、第４のディジタ
ル信号に上記差のビット数分 「0」を上位ビットに付加し
て第５のディジタル信号を生成する。選択手段は、第３
のディジタル信号と第５のディジタル信号とのいずれか
一方を、第２のアナログ・ディジタル変換手段のオーバ
ーフローの状態によって選択し、第１のディジタル信号
として出力する。
変換手段は、第１のアナログ信号を対応する第２のディ
ジタル信号に変換し、第１の付加手段は、第２のディジ
タル信号を、第１のディジタル信号と第２のディジタル
信号の各ビット数の差のビット数分 「0」を下位ビットに
付加して第３のディジタル信号を生成する。差動増幅手
段は、第１のアナログ信号と第１の基準電位との差分を
差のビット数に対応する増幅率で増幅した第２のアナロ
グ信号を生成し、第２のアナログ・ディジタル変換手段
は、第２のアナログ信号を対応する第４のディジタル信
号に変換する。また第２の付加手段は、第４のディジタ
ル信号に上記差のビット数分 「0」を上位ビットに付加し
て第５のディジタル信号を生成する。選択手段は、第３
のディジタル信号と第５のディジタル信号とのいずれか
一方を、第２のアナログ・ディジタル変換手段のオーバ
ーフローの状態によって選択し、第１のディジタル信号
として出力する。
【００１０】また、上記選択手段は、選択切替の際の第
１のディジタル信号の連続性を保つために第１のアナロ
グ・ディジタル変換手段のオフセット誤差を補正するこ
とができる。さらに、上記差動増幅手段は、利得調整機
能を有している。さらにまた、上記回路において、第１
のアナログ信号は画像信号であり、この画像信号のブラ
ンキング期間内に第１のアナログ・ディジタル変換手段
の第２の基準電圧の差のビット数に対応する数の逆数倍
した電圧レベルを差動増幅手段において増幅しこの増幅
レベルをサンプル・ホールドして、そのホールド電圧を
ブランキング期間外における第２のアナログ・ディジタ
ル変換手段の第３の基準電圧とすることができる。
１のディジタル信号の連続性を保つために第１のアナロ
グ・ディジタル変換手段のオフセット誤差を補正するこ
とができる。さらに、上記差動増幅手段は、利得調整機
能を有している。さらにまた、上記回路において、第１
のアナログ信号は画像信号であり、この画像信号のブラ
ンキング期間内に第１のアナログ・ディジタル変換手段
の第２の基準電圧の差のビット数に対応する数の逆数倍
した電圧レベルを差動増幅手段において増幅しこの増幅
レベルをサンプル・ホールドして、そのホールド電圧を
ブランキング期間外における第２のアナログ・ディジタ
ル変換手段の第３の基準電圧とすることができる。
【００１１】
【実施例】次に添付図面を参照して本発明によるアナロ
グ・ディジタル変換回路の実施例を詳細に説明する。図
中、同一符号は、同一または相当部分を表わす。図１
は、本発明のアナログ・ディジタル変換回路の実施例を
示す概略構成ブロック図である。図２は、アナログ入力
信号レベルとディジタル出力信号レベルとの関係を表わ
す図である。
グ・ディジタル変換回路の実施例を詳細に説明する。図
中、同一符号は、同一または相当部分を表わす。図１
は、本発明のアナログ・ディジタル変換回路の実施例を
示す概略構成ブロック図である。図２は、アナログ入力
信号レベルとディジタル出力信号レベルとの関係を表わ
す図である。
【００１２】図１を参照すると、アナログ・ディジタル
変換回路１は、アナログ画素入力信号Vin101を２系統に
分離し、一方の信号を第１のアナログ・ディジタル変換
器（以下、A/D 変換器と称する。）20A に供給する。他
方の信号101 は、差動増幅器10の非反転入力に供給され
る。差動増幅器10の出力は、第２の A/D変換器20B に供
給される。このように、２系統に分離されたアナログ画
素入力信号Vin101は、その低輝度部分を第２の A/D変換
器20B 系統で10ビットの分解能を有するディジタル画素
信号に変換され、それ以上の輝度部分を第１の A/D変換
器20A 系統で10ビットの分解能を有するディジタル画素
信号に変換される。これら２系統のディジタル画素信号
は、一定の条件の下に、選択回路60で選択されて、アナ
ログ・ディジタル変換回路１の出力信号Vout116 とな
る。
変換回路１は、アナログ画素入力信号Vin101を２系統に
分離し、一方の信号を第１のアナログ・ディジタル変換
器（以下、A/D 変換器と称する。）20A に供給する。他
方の信号101 は、差動増幅器10の非反転入力に供給され
る。差動増幅器10の出力は、第２の A/D変換器20B に供
給される。このように、２系統に分離されたアナログ画
素入力信号Vin101は、その低輝度部分を第２の A/D変換
器20B 系統で10ビットの分解能を有するディジタル画素
信号に変換され、それ以上の輝度部分を第１の A/D変換
器20A 系統で10ビットの分解能を有するディジタル画素
信号に変換される。これら２系統のディジタル画素信号
は、一定の条件の下に、選択回路60で選択されて、アナ
ログ・ディジタル変換回路１の出力信号Vout116 とな
る。
【００１３】本回路１の回路例を図１に基づいて以下に
詳細に説明する。アナログ画素入力信号Vin101は、上述
のように本回路1 内で２系統に分離され、一方は、第１
の A/D変換器20A のアナログ信号入力に接続されてい
る。他方は、差動増幅器10の非反転入力(+) に接続され
ている。差動増幅器10の反転入力(-) には、基準電圧(-
VREF)102が接続されている。この基準電圧(-VREF)102
は、第１の A/D変換器20Aおよび第２の A/D変換器20B
の低電圧側電源入力にも接続されている。なお、第１の
A/D変換器20A および第２の A/D変換器20B の高電圧側
電源入力103 には、基準電圧+VREF が接続される。差動
増幅器10の出力104 は、第２の A/D変換器20A のアナロ
グ信号入力に接続されている。この差動増幅器10は、４
倍の利得を得るために、本回路１の内部あるいは外部か
ら手動で利得の微調整が行える構成となっている。第１
の A/D変換器20A は、本実施例では８ビットの分解能を
有している。この８ビットのディジタル出力信号105
は、第１の付加回路30において、LSB の下位に２ビット
の「０，０」固定データビット106,107 を付加される。
第１の付加回路30は、単に２ビット分の配線を追加する
だけでもよく、またはこれに代わって10ビットのバッフ
ァ回路を設けてもよい。第１の付加回路30の10ビットの
ディジタル出力信号111 は、加算器40の一方の入力に接
続されている。加算器40の他方の入力112 には、ディジ
タル出力信号111 のオフセット調整のためのデータ50が
接続されている。加算器40の10ビットのディジタル出力
信号113 は、選択回路60の一方の入力に接続される。
詳細に説明する。アナログ画素入力信号Vin101は、上述
のように本回路1 内で２系統に分離され、一方は、第１
の A/D変換器20A のアナログ信号入力に接続されてい
る。他方は、差動増幅器10の非反転入力(+) に接続され
ている。差動増幅器10の反転入力(-) には、基準電圧(-
VREF)102が接続されている。この基準電圧(-VREF)102
は、第１の A/D変換器20Aおよび第２の A/D変換器20B
の低電圧側電源入力にも接続されている。なお、第１の
A/D変換器20A および第２の A/D変換器20B の高電圧側
電源入力103 には、基準電圧+VREF が接続される。差動
増幅器10の出力104 は、第２の A/D変換器20A のアナロ
グ信号入力に接続されている。この差動増幅器10は、４
倍の利得を得るために、本回路１の内部あるいは外部か
ら手動で利得の微調整が行える構成となっている。第１
の A/D変換器20A は、本実施例では８ビットの分解能を
有している。この８ビットのディジタル出力信号105
は、第１の付加回路30において、LSB の下位に２ビット
の「０，０」固定データビット106,107 を付加される。
第１の付加回路30は、単に２ビット分の配線を追加する
だけでもよく、またはこれに代わって10ビットのバッフ
ァ回路を設けてもよい。第１の付加回路30の10ビットの
ディジタル出力信号111 は、加算器40の一方の入力に接
続されている。加算器40の他方の入力112 には、ディジ
タル出力信号111 のオフセット調整のためのデータ50が
接続されている。加算器40の10ビットのディジタル出力
信号113 は、選択回路60の一方の入力に接続される。
【００１４】次ぎに、４倍の利得を持つ差動増幅器10の
出力104 が入力する第２の A/D変換器20B は、本実施例
では８ビットの分解能を有し、基本的には第１の A/D変
換器20A と同一の構成でよい。この８ビットのディジタ
ル出力信号108 は、第２の付加回路31において、MSB の
上位に２ビットの「０，０」固定データビット109,110
を付加される。第２の付加回路31は、第１の付加回路30
と同様に単に２ビット分の配線を追加するだけでもよ
く、または10ビットのバッファ回路を設けてもよい。第
２の付加回路31の10ビットのディジタル出力信号114
は、選択回路60の他方の入力に接続されている。選択回
路60は、第２の A/D変換器20B のオーバーフロー信号11
5 の状態によって、ディジタル出力信号113 とディジタ
ル出力信号114 のいずれか一方をディジタル画素信号V
out116 として出力する。したがって、第２の A/D変換
器20B からオーバーフロー信号115 が出力されていない
場合には、選択回路60の出力116 は、第２の A/D変換器
20B の出力であるディジタル出力信号114 と同一の信号
となる。
出力104 が入力する第２の A/D変換器20B は、本実施例
では８ビットの分解能を有し、基本的には第１の A/D変
換器20A と同一の構成でよい。この８ビットのディジタ
ル出力信号108 は、第２の付加回路31において、MSB の
上位に２ビットの「０，０」固定データビット109,110
を付加される。第２の付加回路31は、第１の付加回路30
と同様に単に２ビット分の配線を追加するだけでもよ
く、または10ビットのバッファ回路を設けてもよい。第
２の付加回路31の10ビットのディジタル出力信号114
は、選択回路60の他方の入力に接続されている。選択回
路60は、第２の A/D変換器20B のオーバーフロー信号11
5 の状態によって、ディジタル出力信号113 とディジタ
ル出力信号114 のいずれか一方をディジタル画素信号V
out116 として出力する。したがって、第２の A/D変換
器20B からオーバーフロー信号115 が出力されていない
場合には、選択回路60の出力116 は、第２の A/D変換器
20B の出力であるディジタル出力信号114 と同一の信号
となる。
【００１５】上記構成による本回路1 の動作は、以下の
ようになる。アナログ画素入力信号Vin101は、第１の A
/D変換器20A に入力されると同時に、差動増幅器10の非
反転入力にも供給される。ここで、アナログ画素入力信
号Vin101のフルスケールは{+VREF-(-VREF)} に設定され
ているものとする。第１の A/D変換器20A は、アナログ
画素入力信号Vin101を８ビットのディジタル信号105 に
変換する。このディジタル信号105 は、第１の付加回路
30において下位に２ビットの「０，０」固定データビッ
ト106,107 を付加されて10ビットのディジタル信号111
となる。この10ビットのディジタル信号111 は、加算器
40によってオフセット調整用のデータ112 と加算され
る。加算結果のディジタル信号113 は、後述の低輝度部
分を表わすディジタル信号114 と共に、選択回路60に供
給される。ここで、オフセット50は、低輝度部分のディ
ジタル信号114 と高輝度部分のディジタル信号113 とが
選択回路60で切替え出力された場合、第１と第２の A/D
変換器20A,20B の間のオフセット誤差を補償し出力特性
の連続性を保つための微調整回路である。
ようになる。アナログ画素入力信号Vin101は、第１の A
/D変換器20A に入力されると同時に、差動増幅器10の非
反転入力にも供給される。ここで、アナログ画素入力信
号Vin101のフルスケールは{+VREF-(-VREF)} に設定され
ているものとする。第１の A/D変換器20A は、アナログ
画素入力信号Vin101を８ビットのディジタル信号105 に
変換する。このディジタル信号105 は、第１の付加回路
30において下位に２ビットの「０，０」固定データビッ
ト106,107 を付加されて10ビットのディジタル信号111
となる。この10ビットのディジタル信号111 は、加算器
40によってオフセット調整用のデータ112 と加算され
る。加算結果のディジタル信号113 は、後述の低輝度部
分を表わすディジタル信号114 と共に、選択回路60に供
給される。ここで、オフセット50は、低輝度部分のディ
ジタル信号114 と高輝度部分のディジタル信号113 とが
選択回路60で切替え出力された場合、第１と第２の A/D
変換器20A,20B の間のオフセット誤差を補償し出力特性
の連続性を保つための微調整回路である。
【００１６】他方、差動増幅器10に入力されたアナログ
画素入力信号Vin101は、基準電圧(-VREF)102と差分がと
られ、４倍に増幅される。このため、アナログ画素入力
信号Vin101のフルスケールの４分の１のレベルが、第二
の A/D変換器20で８ビットのディジタル信号に変換され
る。すなわち、第２の A/D変換器20B は、アナログ画素
入力信号Vin101の低輝度部分をディジタルに変換する。
このため、低輝度部分については、10ビットの分解能を
有する A/D変換器でディジタル信号に変換されたことに
相当する。しかしながら、第２の A/D変換器20B のディ
ジタル出力信号108 は、８ビットであるため、次段の第
２の付加回路31において上位に２ビットの「０，０」固
定データビット109,110 を付加して10ビットのディジタ
ル信号114 にしている。この低輝度部分を表わす10ビッ
トのディジタル信号114 は、選択回路60に供給される。
画素入力信号Vin101は、基準電圧(-VREF)102と差分がと
られ、４倍に増幅される。このため、アナログ画素入力
信号Vin101のフルスケールの４分の１のレベルが、第二
の A/D変換器20で８ビットのディジタル信号に変換され
る。すなわち、第２の A/D変換器20B は、アナログ画素
入力信号Vin101の低輝度部分をディジタルに変換する。
このため、低輝度部分については、10ビットの分解能を
有する A/D変換器でディジタル信号に変換されたことに
相当する。しかしながら、第２の A/D変換器20B のディ
ジタル出力信号108 は、８ビットであるため、次段の第
２の付加回路31において上位に２ビットの「０，０」固
定データビット109,110 を付加して10ビットのディジタ
ル信号114 にしている。この低輝度部分を表わす10ビッ
トのディジタル信号114 は、選択回路60に供給される。
【００１７】今、アナログ画素入力信号Vin101が、フル
スケールの４分の１未満のとき、第２の A/D変換器20B
は、オーバーフローしない。このため、オーバーフロー
信号115 は、選択回路60に供給されない。これによっ
て、選択回路60は、低輝度部分を表わす10ビットのディ
ジタル信号114 を、ディジタル画素信号Vout116 として
出力する。次いで、アナログ画素入力信号Vin101が、フ
ルスケールの４分の１以上になったとき、第２の A/D変
換器20B は、オーバーフローし、オーバーフロー信号11
5 を選択回路60に供給する。そこで、選択回路60は、高
輝度部分を表わす10ビットのディジタル信号113 を、デ
ィジタル画素信号Vout116 として出力する。この結果、
図２に示されるように、低輝度部分（図２(1) の部分）
は、10ビット分解能で量子化されるが、高輝度部分（図
２(2) の部分）は、８ビット分解能で A/D変換され下位
に２ビットの「０，０」固定データビット106,107 が付
加される。そのため、高輝度部分の量子化ステップは、
低輝度部分の量子化ステップの４倍となる。図３は、図
２の A部において低輝度部分から高輝度部分に切り替わ
る状態を拡大して示した図である。このように、アナロ
グ画素入力信号Vin101が大入力の場合、本回路１の分解
能は低下する。しかし、本回路１をビデオ信号処理に適
用した場合、大入力部分（高輝度部分）は、ニー(Knee)
特性を持たせ、飽和に近い状態に圧縮（図５参照）させ
るため、分解能は低輝度部分ほど必要とはされない。し
たがって、本回路１は、実用上何ら問題はない。
スケールの４分の１未満のとき、第２の A/D変換器20B
は、オーバーフローしない。このため、オーバーフロー
信号115 は、選択回路60に供給されない。これによっ
て、選択回路60は、低輝度部分を表わす10ビットのディ
ジタル信号114 を、ディジタル画素信号Vout116 として
出力する。次いで、アナログ画素入力信号Vin101が、フ
ルスケールの４分の１以上になったとき、第２の A/D変
換器20B は、オーバーフローし、オーバーフロー信号11
5 を選択回路60に供給する。そこで、選択回路60は、高
輝度部分を表わす10ビットのディジタル信号113 を、デ
ィジタル画素信号Vout116 として出力する。この結果、
図２に示されるように、低輝度部分（図２(1) の部分）
は、10ビット分解能で量子化されるが、高輝度部分（図
２(2) の部分）は、８ビット分解能で A/D変換され下位
に２ビットの「０，０」固定データビット106,107 が付
加される。そのため、高輝度部分の量子化ステップは、
低輝度部分の量子化ステップの４倍となる。図３は、図
２の A部において低輝度部分から高輝度部分に切り替わ
る状態を拡大して示した図である。このように、アナロ
グ画素入力信号Vin101が大入力の場合、本回路１の分解
能は低下する。しかし、本回路１をビデオ信号処理に適
用した場合、大入力部分（高輝度部分）は、ニー(Knee)
特性を持たせ、飽和に近い状態に圧縮（図５参照）させ
るため、分解能は低輝度部分ほど必要とはされない。し
たがって、本回路１は、実用上何ら問題はない。
【００１８】図４は、本発明の第二の回路例を示す。図
１の第一の回路例は、差動増幅器10の利得が正確に４倍
でないと、選択回路60でディジタル信号114 とディジタ
ル信号113 を切り替えた場合、切替部分で図６および図
８に示されるように不連続となる場合がある。第二の回
路例は、この部分の改良を図ったものである。ここで、
図７は、図６の B部における切替わり部分を拡大して示
した図であり、図９は、図８の C部における切替わり部
分を拡大して示した図である。
１の第一の回路例は、差動増幅器10の利得が正確に４倍
でないと、選択回路60でディジタル信号114 とディジタ
ル信号113 を切り替えた場合、切替部分で図６および図
８に示されるように不連続となる場合がある。第二の回
路例は、この部分の改良を図ったものである。ここで、
図７は、図６の B部における切替わり部分を拡大して示
した図であり、図９は、図８の C部における切替わり部
分を拡大して示した図である。
【００１９】図４を参照すると、アナログ画素入力信号
Vin201は、アナログ・ディジタル変換回路２内で２系統
に分離され、一方は、第１の A/D変換器21A のアナログ
信号入力に接続される。他方は、アナログスイッチ11の
一方の入力に接続される。アナログスイッチ11の他方の
入力には、第１の A/D変換器21A の高基準電圧(+VREF)
と低基準電圧(-VREF) の差（すなわち入力ダイナミック
レンジ）の４分の１の電圧203 が接続される。アナログ
スイッチ11には、切替信号として外部より入力されるサ
ンプリングパルスSHP205が接続される。サンプリングパ
ルスSHP205によって切り替えられたアナログスイッチ11
の出力204 は、差動増幅器10の非反転入力(+) に接続さ
れている。差動増幅器10の反転入力(-) には、第１の A
/D変換器21A および第２の A/D変換器21B に供給される
低基準電圧(-VREF) が接続されている。サンプリングパ
ルスSHP205は、さらに、サンプルホールド回路12のサン
プリングパルス入力に接続されている。サンプルホール
ド回路12は、その入力に差動増幅器10の出力信号206 が
接続され、その出力207 は、第２の A/D変換器21Bの高
基準電圧(+VREF) 入力に接続されている。差動増幅器10
の出力信号206 は、第２の A/D変換器21B のアナログ信
号入力にも接続されている。第１の A/D変換器21A の出
力信号210 以降の構成および第２の A/D変換器21B の出
力信号213 以降の構成は、図１に示されるアナログ・デ
ィジタル変換回路１の構成と同じであるので、説明は省
略する。
Vin201は、アナログ・ディジタル変換回路２内で２系統
に分離され、一方は、第１の A/D変換器21A のアナログ
信号入力に接続される。他方は、アナログスイッチ11の
一方の入力に接続される。アナログスイッチ11の他方の
入力には、第１の A/D変換器21A の高基準電圧(+VREF)
と低基準電圧(-VREF) の差（すなわち入力ダイナミック
レンジ）の４分の１の電圧203 が接続される。アナログ
スイッチ11には、切替信号として外部より入力されるサ
ンプリングパルスSHP205が接続される。サンプリングパ
ルスSHP205によって切り替えられたアナログスイッチ11
の出力204 は、差動増幅器10の非反転入力(+) に接続さ
れている。差動増幅器10の反転入力(-) には、第１の A
/D変換器21A および第２の A/D変換器21B に供給される
低基準電圧(-VREF) が接続されている。サンプリングパ
ルスSHP205は、さらに、サンプルホールド回路12のサン
プリングパルス入力に接続されている。サンプルホール
ド回路12は、その入力に差動増幅器10の出力信号206 が
接続され、その出力207 は、第２の A/D変換器21Bの高
基準電圧(+VREF) 入力に接続されている。差動増幅器10
の出力信号206 は、第２の A/D変換器21B のアナログ信
号入力にも接続されている。第１の A/D変換器21A の出
力信号210 以降の構成および第２の A/D変換器21B の出
力信号213 以降の構成は、図１に示されるアナログ・デ
ィジタル変換回路１の構成と同じであるので、説明は省
略する。
【００２０】上記構成による本回路２の動作において図
１に示されるアナログ・ディジタル変換回路１と異なる
動作は、以下の通りである。先ず、サンプリングパルス
SHP205は、ビデオ信号のたとえば水平ブランキング期間
内のある一定時間“１”となるパルスである。このため
サンプリング周期は、低速でよい。このサンプリングパ
ルスSHP205が“１”のとき、アナログスイッチ11は、入
力ダイナミックレンジの４分の１の電圧203 側に切り替
わり、出力(204) する。この出力204 は、差動増幅器10
で４倍に増幅され、サンプルホールド回路12に入力され
る。また、サンプリングパルスSHP205が“１”のとき、
サンプルホールド回路12は、入力ダイナミックレンジの
４分の１の電圧203 が差動増幅器10で４倍に増幅された
信号206を取り込んでサンプリングする。サンプルホー
ルド回路12は、サンプリングパルスSHP205が“０”にな
ったとき、信号206 の値を保持し、その出力207 を第２
のA/D変換器21B の高基準電圧(+VREF) 入力に供給す
る。これらの動作によって、第２の A/D変換器21B の入
力ダイナミックレンジは、第１の A/D変換器21A の入力
ダイナミックレンジの４分の１と正確に一致する。これ
は、差動増幅器10の利得が正確に４倍でなくても、第２
の A/D変換器21B の高基準電圧(+VREF) もアナログ画素
入力信号Vin201（正確にはアナログスイッチ11の出力20
4 ）と同じ差動増幅器10で増幅されるためである。その
ため、第１の A/D変換器21A の入力ダイナミックレンジ
の４分の１は、常に第２の A/D変換器21B の入力ダイナ
ミックレンジと等しくなっている。
１に示されるアナログ・ディジタル変換回路１と異なる
動作は、以下の通りである。先ず、サンプリングパルス
SHP205は、ビデオ信号のたとえば水平ブランキング期間
内のある一定時間“１”となるパルスである。このため
サンプリング周期は、低速でよい。このサンプリングパ
ルスSHP205が“１”のとき、アナログスイッチ11は、入
力ダイナミックレンジの４分の１の電圧203 側に切り替
わり、出力(204) する。この出力204 は、差動増幅器10
で４倍に増幅され、サンプルホールド回路12に入力され
る。また、サンプリングパルスSHP205が“１”のとき、
サンプルホールド回路12は、入力ダイナミックレンジの
４分の１の電圧203 が差動増幅器10で４倍に増幅された
信号206を取り込んでサンプリングする。サンプルホー
ルド回路12は、サンプリングパルスSHP205が“０”にな
ったとき、信号206 の値を保持し、その出力207 を第２
のA/D変換器21B の高基準電圧(+VREF) 入力に供給す
る。これらの動作によって、第２の A/D変換器21B の入
力ダイナミックレンジは、第１の A/D変換器21A の入力
ダイナミックレンジの４分の１と正確に一致する。これ
は、差動増幅器10の利得が正確に４倍でなくても、第２
の A/D変換器21B の高基準電圧(+VREF) もアナログ画素
入力信号Vin201（正確にはアナログスイッチ11の出力20
4 ）と同じ差動増幅器10で増幅されるためである。その
ため、第１の A/D変換器21A の入力ダイナミックレンジ
の４分の１は、常に第２の A/D変換器21B の入力ダイナ
ミックレンジと等しくなっている。
【００２１】したがって、第１の A/D変換器21A の入力
ダイナミックレンジの４分の１のアナログ画素入力信号
Vin201が入力されたとき、第２の A/D変換器21B はオー
バーフローを生じる。このオーバーフロー信号220 によ
って選択回路60は、低輝度側のディジタル信号219 から
高輝度側のディジタル信号218 に切り替わり、ディジタ
ル画素信号221 として出力する。詳しくは、第２の A/D
変換器21B がオーバーフローを生じる直前においては、
第２の A/D変換器21B の８ビット出力［11111111］の上
位２ビットに［00］が付加された［0011111111］信号21
9 が、ディジタル画素信号221 として出力される。次い
で、第２の A/D変換器21B がオーバーフローを生じた直
後においては、第１の A/D変換器21A の８ビット出力
［01000000］の下位２ビットに［00］が付加された［01
00000000］信号218 が、ディジタル画素信号221 として
出力される。このように、本回路２は、切替時の連続性
が保たれるので、図６ないし図９に示されるような、切
替時の不連続という問題は解決する。その他の回路動作
は、図１に示すアナログ・ディジタル変換回路１の動作
と同じであるので説明は省略する。
ダイナミックレンジの４分の１のアナログ画素入力信号
Vin201が入力されたとき、第２の A/D変換器21B はオー
バーフローを生じる。このオーバーフロー信号220 によ
って選択回路60は、低輝度側のディジタル信号219 から
高輝度側のディジタル信号218 に切り替わり、ディジタ
ル画素信号221 として出力する。詳しくは、第２の A/D
変換器21B がオーバーフローを生じる直前においては、
第２の A/D変換器21B の８ビット出力［11111111］の上
位２ビットに［00］が付加された［0011111111］信号21
9 が、ディジタル画素信号221 として出力される。次い
で、第２の A/D変換器21B がオーバーフローを生じた直
後においては、第１の A/D変換器21A の８ビット出力
［01000000］の下位２ビットに［00］が付加された［01
00000000］信号218 が、ディジタル画素信号221 として
出力される。このように、本回路２は、切替時の連続性
が保たれるので、図６ないし図９に示されるような、切
替時の不連続という問題は解決する。その他の回路動作
は、図１に示すアナログ・ディジタル変換回路１の動作
と同じであるので説明は省略する。
【００２２】上記実施例によれば、従来の直並列型アナ
ログ・ディジタル変換回路に比べ、入力における高速サ
ンプリング・ホールド回路およびディジタル・アナログ
変換器を必要としないので、回路規模および消費電力を
小さくできる。また、従来の直並列型アナログ・ディジ
タル変換回路は、２段階の A/D変換の処理が必要なた
め、高速化が困難であったが、上記実施例によれば１段
階の A/D変換の処理で出力が得られるので、高速化に有
利である。
ログ・ディジタル変換回路に比べ、入力における高速サ
ンプリング・ホールド回路およびディジタル・アナログ
変換器を必要としないので、回路規模および消費電力を
小さくできる。また、従来の直並列型アナログ・ディジ
タル変換回路は、２段階の A/D変換の処理が必要なた
め、高速化が困難であったが、上記実施例によれば１段
階の A/D変換の処理で出力が得られるので、高速化に有
利である。
【００２３】
【発明の効果】このように本発明によれば、アナログ・
ディジタル変換回路は、アナログ信号の高輝度部分を変
換する第１のアナログ・ディジタル変換系統と低輝度部
分を高分解能に変換する第２のアナログ・ディジタル変
換系統を有し、一定の条件の下で選択手段を切り替えて
ディジタル信号を出力する。このため、回路構成が簡単
になり、使用素子数を削減できるので、回路規模および
消費電力を小さくできるという効果がある。また、高速
化が有利に行えるので、カラービデオ信号の処理回路に
も使用できるという効果がある。さらに、低分解能の A
/D変換器を使用して、高分解能のアナログ・ディジタル
変換回路を安価に製作できるという効果がある。
ディジタル変換回路は、アナログ信号の高輝度部分を変
換する第１のアナログ・ディジタル変換系統と低輝度部
分を高分解能に変換する第２のアナログ・ディジタル変
換系統を有し、一定の条件の下で選択手段を切り替えて
ディジタル信号を出力する。このため、回路構成が簡単
になり、使用素子数を削減できるので、回路規模および
消費電力を小さくできるという効果がある。また、高速
化が有利に行えるので、カラービデオ信号の処理回路に
も使用できるという効果がある。さらに、低分解能の A
/D変換器を使用して、高分解能のアナログ・ディジタル
変換回路を安価に製作できるという効果がある。
【図１】本発明の実施例の第一のアナログ・ディジタル
変換回路例の概略構成を示すブロック図である。
変換回路例の概略構成を示すブロック図である。
【図２】同実施例における入出力特性の例を示す図であ
る。
る。
【図３】図２に示す入出力特性の切替え部分を拡大して
示す図である。
示す図である。
【図４】本発明における第二のアナログ・ディジタル変
換回路例の概略構成を示すブロック図である。
換回路例の概略構成を示すブロック図である。
【図５】同実施例における入出力特性の高輝度部分のニ
ー特性の例を表す図である。
ー特性の例を表す図である。
【図６】同実施例において切替えによる不連続を想定し
た場合の入出力特性の例を示す図である。
た場合の入出力特性の例を示す図である。
【図７】図６に示す入出力特性の切替えによる不連続部
分を拡大して示す図である。
分を拡大して示す図である。
【図８】同実施例において切替えによる不連続を想定し
た場合の入出力特性の他の例を示す図である。
た場合の入出力特性の他の例を示す図である。
【図９】図８に示す入出力特性の切替えによる不連続部
分を拡大して示す図である。
分を拡大して示す図である。
【符号の説明】 1,2 アナログ・ディジタル変換回路 10 差動増幅器 11 アナログスイッチ回路 12 サンプルホールド回路 20A,20B,21A,21B A/D 変換器 30,31 付加回路 40 加算器 50 オフセット回路 60 選択回路
【手続補正書】
【提出日】平成５年１０月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図１０
【補正方法】追加
【補正内容】
【図１０】従来技術のアナログ・ディジタル変換回路の
構成例を示す機能ブロック図である。
構成例を示す機能ブロック図である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】追加
【補正内容】
【図１０】
Claims (4)
- 【請求項１】 順次に入力される第１のアナログ信号を
対応する第１のディジタル信号に変換するアナログ・デ
ィジタル変換回路において、該回路は、 第１のアナログ信号を対応する第２のディジタル信号に
変換する第１のアナログ・ディジタル変換手段と、 第２のディジタル信号を、第１のディジタル信号と第２
のディジタル信号の各ビット数の差のビット数分 「0」を
下位ビットに付加して第３のディジタル信号を生成する
第１の付加手段と、 第１のアナログ信号と第１の基準電位との差分を前記差
のビット数に対応する増幅率で増幅した第２のアナログ
信号を生成する差動増幅手段と、 第２のアナログ信号を対応する第４のディジタル信号に
変換する第２のアナログ・ディジタル変換手段と、 第４のディジタル信号に前記差のビット数分 「0」を上位
ビットに付加して第５のディジタル信号を生成する第２
の付加手段と、 第３のディジタル信号と第５のディジタル信号とのいず
れか一方を、前記第２のアナログ・ディジタル変換手段
のオーバーフローの状態によって選択し、第１のディジ
タル信号として出力する選択手段とを備えたことを特徴
とするアナログ・ディジタル変換回路。 - 【請求項２】 請求項１に記載の前記選択手段は、選択
切替の際の第１のディジタル信号の連続性を保つために
第１のアナログ・ディジタル変換手段のオフセット誤差
を補正するためのオフセット補正手段を備えたことを特
徴とするアナログ・ディジタル変換回路。 - 【請求項３】 請求項１に記載の前記差動増幅手段は、
利得調整機能を有することを特徴とするアナログ・ディ
ジタル変換回路。 - 【請求項４】 請求項１に記載の回路において、第１の
アナログ信号は画像信号であり、該画像信号のブランキ
ング期間内に前記第１のアナログ・ディジタル変換手段
の第２の基準電圧の前記差のビット数に対応する数の逆
数倍した電圧レベルを前記差動増幅手段において増幅し
該増幅レベルをサンプル・ホールドして、該ホールド電
圧を前記ブランキング期間外における前記第２のアナロ
グ・ディジタル変換手段の第３の基準電圧とすることを
特徴とするアナログ・ディジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24479892A JPH0697827A (ja) | 1992-09-14 | 1992-09-14 | アナログ・ディジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24479892A JPH0697827A (ja) | 1992-09-14 | 1992-09-14 | アナログ・ディジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697827A true JPH0697827A (ja) | 1994-04-08 |
Family
ID=17124098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24479892A Withdrawn JPH0697827A (ja) | 1992-09-14 | 1992-09-14 | アナログ・ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697827A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020065694A1 (ja) * | 2018-09-25 | 2020-04-02 | サンケン電気株式会社 | アナログデジタル変換器 |
-
1992
- 1992-09-14 JP JP24479892A patent/JPH0697827A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020065694A1 (ja) * | 2018-09-25 | 2020-04-02 | サンケン電気株式会社 | アナログデジタル変換器 |
| JPWO2020065694A1 (ja) * | 2018-09-25 | 2021-08-30 | サンケン電気株式会社 | アナログデジタル変換器 |
| US11398828B2 (en) | 2018-09-25 | 2022-07-26 | Sanken Electric Co., Ltd. | Analog-to-digital converter |
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