JPH0529346A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0529346A JPH0529346A JP18429991A JP18429991A JPH0529346A JP H0529346 A JPH0529346 A JP H0529346A JP 18429991 A JP18429991 A JP 18429991A JP 18429991 A JP18429991 A JP 18429991A JP H0529346 A JPH0529346 A JP H0529346A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタにおける良好で安定した電
気的特性を得るための半導体装置の製造方法 【構成】 半導体基板１上の層間絶縁膜２上に設けられ
たＴＦＴを備えた半導体装置の製造方法において、ゲー
ト酸化膜４上に薄膜ポリシリコンを形成し、レジストパ
ターン11をマスクとして薄膜ポリシリコンにドレインお
よびソース領域６を形成したのち、同じレジストパター
ン11をマスクとしてＴＦＴのドレインおよびソース領域
６表面にシリサイド層10を形成したのち、エッチング法
によって層間絶縁膜７にコンタクトホール８を設ける。 【効果】 ＴＦＴのコンタクト抵抗及びソース、ドレイ
ン抵抗が低減でき、コンタクトホール形成時のプロセス
マージンが拡大され、ソース、ドレイン部とシリサイド
層とのパターンのずれが防止でき、特性の良い半導体装
置が得られる。
気的特性を得るための半導体装置の製造方法 【構成】 半導体基板１上の層間絶縁膜２上に設けられ
たＴＦＴを備えた半導体装置の製造方法において、ゲー
ト酸化膜４上に薄膜ポリシリコンを形成し、レジストパ
ターン11をマスクとして薄膜ポリシリコンにドレインお
よびソース領域６を形成したのち、同じレジストパター
ン11をマスクとしてＴＦＴのドレインおよびソース領域
６表面にシリサイド層10を形成したのち、エッチング法
によって層間絶縁膜７にコンタクトホール８を設ける。 【効果】 ＴＦＴのコンタクト抵抗及びソース、ドレイ
ン抵抗が低減でき、コンタクトホール形成時のプロセス
マージンが拡大され、ソース、ドレイン部とシリサイド
層とのパターンのずれが防止でき、特性の良い半導体装
置が得られる。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタを備
えた半導体装置の製造方法に関し、特にソース、ドレイ
ン部とを配線層とのコンタクト部の形成方法の改善に関
するものである。
えた半導体装置の製造方法に関し、特にソース、ドレイ
ン部とを配線層とのコンタクト部の形成方法の改善に関
するものである。
【０００２】
【従来の技術】近年、半導体装置においては高集積化お
よび微細化が急速に進んでおり、それに伴う各種の技術
における進歩、改良も目覚ましいものがある。配線技術
についても例外でなく、特にコンタクトホール部につい
ては更なる改良が求められている。
よび微細化が急速に進んでおり、それに伴う各種の技術
における進歩、改良も目覚ましいものがある。配線技術
についても例外でなく、特にコンタクトホール部につい
ては更なる改良が求められている。
【０００３】図３は従来の半導体装置におけるコンタク
トホール部の構造を示す断面図である。図において、１
は単結晶シリコン等よりなる半導体基板、２はこの半導
体基板１上に形成された酸化膜よりなる層間絶縁膜、３
はこの層間絶縁膜２上に形成されたドープドポリシリコ
ン膜よりなるゲート電極、４はこのゲート電極３上およ
び層間絶縁膜２上に形成されたゲート酸化膜、５はこの
ゲート酸化膜４上に形成されたチャネルポリシリコン
膜、６はこのチャネルポリシリコン膜５に形成されたソ
ース、ドレイン部、７は酸化膜よりなる層間絶縁膜、８
はこの層間絶縁膜７に選択的に設けられたコンタクトホ
ール、９は上記層間絶縁膜７上に形成されたアルミ膜よ
りなる配線層である。
トホール部の構造を示す断面図である。図において、１
は単結晶シリコン等よりなる半導体基板、２はこの半導
体基板１上に形成された酸化膜よりなる層間絶縁膜、３
はこの層間絶縁膜２上に形成されたドープドポリシリコ
ン膜よりなるゲート電極、４はこのゲート電極３上およ
び層間絶縁膜２上に形成されたゲート酸化膜、５はこの
ゲート酸化膜４上に形成されたチャネルポリシリコン
膜、６はこのチャネルポリシリコン膜５に形成されたソ
ース、ドレイン部、７は酸化膜よりなる層間絶縁膜、８
はこの層間絶縁膜７に選択的に設けられたコンタクトホ
ール、９は上記層間絶縁膜７上に形成されたアルミ膜よ
りなる配線層である。
【０００４】次に、以上のようにして構成される半導体
装置の製造方法を図４(a)〜(b) に従って順次説明す
る。まず、半導体基板１上に層間絶縁膜２を2000Å程度
形成し、その上にＣＶＤ法等によりドープドポリシリコ
ン膜を1500〜2500Å程度堆積し、写真製版およびエッチ
ング等を行うことによってゲート電極３を形成する（図
４(a))。次に、全面にゲート酸化膜４を 150〜300 Å程
度形成する（図４(b))。次に、全面にポリシリコン膜を
200Å程度堆積したのち、例えばイオン注入法等により
不純物を導入し、チャネルポリシリコン膜５を形成す
る。その後、写真製版およびエッチング等を行うことに
より、薄膜トランジスタ（以下、ＴＦＴと称す）のパタ
ーン５を形成する（図４(c))。次にレジストを全面に塗
布し、写真製版を行ってレジストパターン11を形成す
る。このレジストパターン11をマスクとして、例えばイ
オン注入法等により不純物を導入し、ＴＦＴのソースお
よびドレイン部６を形成する（図４(d))。その後、レジ
ストパターン11を除去したのち、全面にＣＶＤ法等によ
り酸化膜を2000Å程度堆積し層間絶縁膜７を形成する。
次に写真製版およびエッチング法等によってコンタクト
ホール８を形成したのち、スパッタ法等によってアルミ
よりなる配線層９を形成する（図３）。
装置の製造方法を図４(a)〜(b) に従って順次説明す
る。まず、半導体基板１上に層間絶縁膜２を2000Å程度
形成し、その上にＣＶＤ法等によりドープドポリシリコ
ン膜を1500〜2500Å程度堆積し、写真製版およびエッチ
ング等を行うことによってゲート電極３を形成する（図
４(a))。次に、全面にゲート酸化膜４を 150〜300 Å程
度形成する（図４(b))。次に、全面にポリシリコン膜を
200Å程度堆積したのち、例えばイオン注入法等により
不純物を導入し、チャネルポリシリコン膜５を形成す
る。その後、写真製版およびエッチング等を行うことに
より、薄膜トランジスタ（以下、ＴＦＴと称す）のパタ
ーン５を形成する（図４(c))。次にレジストを全面に塗
布し、写真製版を行ってレジストパターン11を形成す
る。このレジストパターン11をマスクとして、例えばイ
オン注入法等により不純物を導入し、ＴＦＴのソースお
よびドレイン部６を形成する（図４(d))。その後、レジ
ストパターン11を除去したのち、全面にＣＶＤ法等によ
り酸化膜を2000Å程度堆積し層間絶縁膜７を形成する。
次に写真製版およびエッチング法等によってコンタクト
ホール８を形成したのち、スパッタ法等によってアルミ
よりなる配線層９を形成する（図３）。
【０００５】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、図３に示すようにＴＦＴを
形成しているチャネルポリシリコン膜５が非常に薄いこ
とから、イオン注入等による不純物導入を行うと、イオ
ンがポリシリコン膜５を突き抜けてしまい、ＴＦＴのソ
ース、ドレイン部６におけるイオン濃度の制御が困難で
あるので、特性にバラツキを生じる。さらに、また、層
間絶縁膜７とチャネルポリシリコン膜５とのエッチング
レート比が、10程度であることから、チャネルポリシリ
コン膜５が薄いと層間絶縁膜７にコンタクトホール８を
設ける際、層間絶縁膜７だけでなく、ＴＦＴのソース、
ドレイン部６を突き抜け、ゲート酸化膜４までもエッチ
ングされてしまい、特性にバラツキを生じ、信頼性の高
い半導体装置が得られないといった問題点があった。
上のように構成されており、図３に示すようにＴＦＴを
形成しているチャネルポリシリコン膜５が非常に薄いこ
とから、イオン注入等による不純物導入を行うと、イオ
ンがポリシリコン膜５を突き抜けてしまい、ＴＦＴのソ
ース、ドレイン部６におけるイオン濃度の制御が困難で
あるので、特性にバラツキを生じる。さらに、また、層
間絶縁膜７とチャネルポリシリコン膜５とのエッチング
レート比が、10程度であることから、チャネルポリシリ
コン膜５が薄いと層間絶縁膜７にコンタクトホール８を
設ける際、層間絶縁膜７だけでなく、ＴＦＴのソース、
ドレイン部６を突き抜け、ゲート酸化膜４までもエッチ
ングされてしまい、特性にバラツキを生じ、信頼性の高
い半導体装置が得られないといった問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ＴＦＴを備えた半導体装置にお
いて良好で安定した特性を有する半導体装置の製造方法
を得ることを目的とする。
ためになされたもので、ＴＦＴを備えた半導体装置にお
いて良好で安定した特性を有する半導体装置の製造方法
を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板の第１の層間絶縁膜上に設
けられたゲート電極と、この電極上にゲート絶縁膜を介
して設けられたドレイン、ソース領域を有する半導体薄
膜からなるトランジスタを備えた半導体装置の製造方法
において、上記半導体薄膜のドレインおよびソース領域
をシリサイド化する工程と、上記半導体薄膜を覆って第
２の層間絶縁膜を設ける工程と、上記第２の層間絶縁膜
に上記半導体薄膜のドレイン、ソース領域に達する開口
部を蝕刻法により設ける工程とを含むものである。
置の製造方法は、半導体基板の第１の層間絶縁膜上に設
けられたゲート電極と、この電極上にゲート絶縁膜を介
して設けられたドレイン、ソース領域を有する半導体薄
膜からなるトランジスタを備えた半導体装置の製造方法
において、上記半導体薄膜のドレインおよびソース領域
をシリサイド化する工程と、上記半導体薄膜を覆って第
２の層間絶縁膜を設ける工程と、上記第２の層間絶縁膜
に上記半導体薄膜のドレイン、ソース領域に達する開口
部を蝕刻法により設ける工程とを含むものである。
【０００８】また、この発明に係る半導体装置の製造方
法は、半導体基板の第１の層間絶縁膜上に設けられたゲ
ート電極と、この電極上にゲート絶縁膜を介して設けら
れたドレイン、ソース領域を有する半導体薄膜からなる
トランジスタを備えた半導体装置の製造方法において、
上記ゲート絶縁膜上に半導体膜を設けてパターニングす
る工程と、上記半導体薄膜上に感光性樹脂を設けてパタ
ーニングした後、この感光性樹脂をマスクとしてイオン
注入を行なう工程と、上記半導体薄膜および感光性樹脂
の全面を含み半導体基板上に高融点金属膜を被着した
後、上記感光性樹脂を溶解して上記半導体薄膜のイオン
注入がされていない領域上の上記高融点金属膜を除去す
る工程とを含むものである。
法は、半導体基板の第１の層間絶縁膜上に設けられたゲ
ート電極と、この電極上にゲート絶縁膜を介して設けら
れたドレイン、ソース領域を有する半導体薄膜からなる
トランジスタを備えた半導体装置の製造方法において、
上記ゲート絶縁膜上に半導体膜を設けてパターニングす
る工程と、上記半導体薄膜上に感光性樹脂を設けてパタ
ーニングした後、この感光性樹脂をマスクとしてイオン
注入を行なう工程と、上記半導体薄膜および感光性樹脂
の全面を含み半導体基板上に高融点金属膜を被着した
後、上記感光性樹脂を溶解して上記半導体薄膜のイオン
注入がされていない領域上の上記高融点金属膜を除去す
る工程とを含むものである。
【０００９】
【作用】この発明において、ＴＦＴのソース、ドレイン
部の表面をシリサイド化したので、コンタクト抵抗は低
減し、また、層間絶縁膜とシリサイド膜とのエッチング
レートの差も十分に大きくなり、層間絶縁膜にコンタク
トホールを設ける際、ＴＦＴのソース、ドレイン部やゲ
ート酸化膜にまで過剰なエッチングがされることがな
い。
部の表面をシリサイド化したので、コンタクト抵抗は低
減し、また、層間絶縁膜とシリサイド膜とのエッチング
レートの差も十分に大きくなり、層間絶縁膜にコンタク
トホールを設ける際、ＴＦＴのソース、ドレイン部やゲ
ート酸化膜にまで過剰なエッチングがされることがな
い。
【００１０】また、ＴＦＴのソース、ドレイン部へのイ
オン注入用レジストマスクを用いてリフトオフ法により
ＴＦＴのソース、ドレイン部の表面にシリサイド層を形
成しているのでパターンのズレをおこすことがない。
オン注入用レジストマスクを用いてリフトオフ法により
ＴＦＴのソース、ドレイン部の表面にシリサイド層を形
成しているのでパターンのズレをおこすことがない。
【００１１】
【実施例】実施例１．以下、この発明の一実施例を図を
用いて説明する。なお、従来の技術の説明と重複する部
分については適宜その説明を省略する。
用いて説明する。なお、従来の技術の説明と重複する部
分については適宜その説明を省略する。
【００１２】図１はこの発明の一実施例の半導体装置の
コンタクトホール部の構造を示す断面図であり、図にお
いて、１〜９は従来例におけるものと同等のものであ
り、10はＴＦＴのソース、ドレイン部６表面に形成され
るシリサイド層で、コンタクトホール８の底部を構成す
るものである。
コンタクトホール部の構造を示す断面図であり、図にお
いて、１〜９は従来例におけるものと同等のものであ
り、10はＴＦＴのソース、ドレイン部６表面に形成され
るシリサイド層で、コンタクトホール８の底部を構成す
るものである。
【００１３】図２は図１の半導体装置のコンタクトホー
ル部における製造工程を示す断面図である。この図２
(a) に至るまでの工程は図４ (a)〜(d) に示す工程と同
じであり、その詳細な説明は省略する。次に、蒸着法、
スパッタ法もしくはＣＶＤ法等によって高融点金属膜1
2、例えばチタンをＴＦＴ膜厚の１／２である 100Å程
度形成する（図２(a))。次に、リフトオフ法によってレ
ジストパターン11およびレジストパターン11の高融点金
属膜12を除去したのち、アニール法によりＴＦＴのソー
ス、ドレイン部６の表面をシリサイド化し、シリサイド
層10、例えばチタンシリサイドを形成する。このときソ
ース、ドレイン部６の形成時に使用したレジストパター
ン11を使用してシリサイド層10をパターニングするの
で、ＴＦＴのソース、ドレイン部６とシリサイド層10と
がパターンずれをおこすことがない（図２(b))。次に、
アニール処理された高融点金属膜12をエッチング法によ
り除去したのち、ＣＶＤ法等により全面に層間絶縁膜７
となる酸化膜を2000Å程度形成する（図２(c))。その
後、図１に示すように、写真製版およびエッチング法等
によってコンタクトホール８を形成する。このときＴＦ
Ｔのソース、ドレイン部６の表面はシリサイド層10とな
っているため層間絶縁膜７とシリサイド層10とのエッチ
ングレート比は20：１かあるいはそれ以上であり、層間
絶縁膜７にコンタクトホール８を設ける際、ＴＦＴのソ
ース、ドレイン部６やゲート酸化膜４が過剰にエッチン
グされることがなく安定したコンタクトホール８の形成
が行える。その後、スパッタ法等によってアルミ膜を形
成し、写真製版およびエッチング法等によってアルミ配
線層９を形成するのであるが、ここでもＴＦＴのソー
ス、ドレイン部６の表面がシリサイド層10となっている
のでコンタクト抵抗及びソース、ドレイン抵抗が低減し
良好な電気的接続が得られる。
ル部における製造工程を示す断面図である。この図２
(a) に至るまでの工程は図４ (a)〜(d) に示す工程と同
じであり、その詳細な説明は省略する。次に、蒸着法、
スパッタ法もしくはＣＶＤ法等によって高融点金属膜1
2、例えばチタンをＴＦＴ膜厚の１／２である 100Å程
度形成する（図２(a))。次に、リフトオフ法によってレ
ジストパターン11およびレジストパターン11の高融点金
属膜12を除去したのち、アニール法によりＴＦＴのソー
ス、ドレイン部６の表面をシリサイド化し、シリサイド
層10、例えばチタンシリサイドを形成する。このときソ
ース、ドレイン部６の形成時に使用したレジストパター
ン11を使用してシリサイド層10をパターニングするの
で、ＴＦＴのソース、ドレイン部６とシリサイド層10と
がパターンずれをおこすことがない（図２(b))。次に、
アニール処理された高融点金属膜12をエッチング法によ
り除去したのち、ＣＶＤ法等により全面に層間絶縁膜７
となる酸化膜を2000Å程度形成する（図２(c))。その
後、図１に示すように、写真製版およびエッチング法等
によってコンタクトホール８を形成する。このときＴＦ
Ｔのソース、ドレイン部６の表面はシリサイド層10とな
っているため層間絶縁膜７とシリサイド層10とのエッチ
ングレート比は20：１かあるいはそれ以上であり、層間
絶縁膜７にコンタクトホール８を設ける際、ＴＦＴのソ
ース、ドレイン部６やゲート酸化膜４が過剰にエッチン
グされることがなく安定したコンタクトホール８の形成
が行える。その後、スパッタ法等によってアルミ膜を形
成し、写真製版およびエッチング法等によってアルミ配
線層９を形成するのであるが、ここでもＴＦＴのソー
ス、ドレイン部６の表面がシリサイド層10となっている
のでコンタクト抵抗及びソース、ドレイン抵抗が低減し
良好な電気的接続が得られる。
【００１４】実施例２．なお、上記実施例では、シリサ
イド層10を形成する際に高融点金属膜12としてチタンを
使用した場合を示したが、モリブデン、タンタル、白
金、タングステン等の高融点金属であればいずれでもよ
く、上記実施例と同様の効果を奏する。
イド層10を形成する際に高融点金属膜12としてチタンを
使用した場合を示したが、モリブデン、タンタル、白
金、タングステン等の高融点金属であればいずれでもよ
く、上記実施例と同様の効果を奏する。
【００１５】
【発明の効果】以上のように、ＴＦＴのソース、ドレイ
ン領域の表面をシリサイド化したのち、ＴＦＴ上に層間
絶縁膜を形成し、この層間絶縁膜にコンタクトホールを
設けるようにしたので、コンタクト抵抗及びソースドレ
イン抵抗が低減できるとともに、層間絶縁膜とシリサイ
ド層とのエッチングレートの差が十分となり、コンタク
トホール形成時のプロセスマージンが拡大でき、良好で
安定した電気的特性が得られるので信頼性の高い半導体
装置の製造方法が得られる効果がある。
ン領域の表面をシリサイド化したのち、ＴＦＴ上に層間
絶縁膜を形成し、この層間絶縁膜にコンタクトホールを
設けるようにしたので、コンタクト抵抗及びソースドレ
イン抵抗が低減できるとともに、層間絶縁膜とシリサイ
ド層とのエッチングレートの差が十分となり、コンタク
トホール形成時のプロセスマージンが拡大でき、良好で
安定した電気的特性が得られるので信頼性の高い半導体
装置の製造方法が得られる効果がある。
【００１６】また、ＴＦＴのソース、ドレイン領域を形
成するために不純物導入を行う際に、マスクとして使用
する感光性樹脂をそのままマスクとして使用して、ＴＦ
Ｔのソース、ドレイン部表面にシリサイド層を形成した
ので、シリサイド層とソース、ドレイン領域とがパター
ンのズレをおこすことなく形成でき、良好で安定した電
気的特性が得られるので信頼性の高い半導体装置の製造
方法が得られる効果がある。
成するために不純物導入を行う際に、マスクとして使用
する感光性樹脂をそのままマスクとして使用して、ＴＦ
Ｔのソース、ドレイン部表面にシリサイド層を形成した
ので、シリサイド層とソース、ドレイン領域とがパター
ンのズレをおこすことなく形成でき、良好で安定した電
気的特性が得られるので信頼性の高い半導体装置の製造
方法が得られる効果がある。
【図１】この発明の一実施例の半導体装置のコンタクト
ホール部の構造を示す断面図である。
ホール部の構造を示す断面図である。
【図２】図１に示す半導体装置の製造工程を示す要部断
面図である。
面図である。
【図３】従来の半導体装置のコンタクトホール部の構造
を示す断面図である。
を示す断面図である。
【図４】図３に示す半導体装置の製造工程を示す要部断
面図である。
面図である。
１ 半導体基板
２ 層間絶縁膜
３ ゲート電極
４ ゲート酸化膜
５ チャネルポリシリコン膜
６ ソース、ドレイン部
７ 層間絶縁膜
８ コンタクトホール
９ 配線層
10 シリサイド層
11 レジストパターン
12 高融点金属膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタを備
えた半導体装置の製造方法に関し、特にソース、ドレイ
ン部と配線層とのコンタクト部の形成方法の改善に関す
るものである。
えた半導体装置の製造方法に関し、特にソース、ドレイ
ン部と配線層とのコンタクト部の形成方法の改善に関す
るものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、図３に示すようにＴＦＴを
形成しているチャネルポリシリコン膜５が非常に薄いこ
とから、イオン注入等による不純物導入を行うと、イオ
ンがポリシリコン膜５を突き抜けてしまい、ＴＦＴのソ
ース、ドレイン部６におけるイオン濃度の制御が困難で
あるので、特性にバラツキを生じる。さらに、また、層
間絶縁膜７とチャネルポリシリコン膜５とのエッチング
レート比が、10程度であることから、チャネルポリシリ
コン膜５が薄いと層間絶縁膜７にコンタクトホール８を
設ける際、層間絶縁膜７だけでなく、ＴＦＴのソース、
ドレイン部６を突き抜け、特性にバラツキを生じ、信頼
性の高い半導体装置が得られないといった問題点があっ
た。
上のように構成されており、図３に示すようにＴＦＴを
形成しているチャネルポリシリコン膜５が非常に薄いこ
とから、イオン注入等による不純物導入を行うと、イオ
ンがポリシリコン膜５を突き抜けてしまい、ＴＦＴのソ
ース、ドレイン部６におけるイオン濃度の制御が困難で
あるので、特性にバラツキを生じる。さらに、また、層
間絶縁膜７とチャネルポリシリコン膜５とのエッチング
レート比が、10程度であることから、チャネルポリシリ
コン膜５が薄いと層間絶縁膜７にコンタクトホール８を
設ける際、層間絶縁膜７だけでなく、ＴＦＴのソース、
ドレイン部６を突き抜け、特性にバラツキを生じ、信頼
性の高い半導体装置が得られないといった問題点があっ
た。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】図２は図１の半導体装置のコンタクトホー
ル部における製造工程を示す断面図である。この図２
(a) に至るまでの工程は図４(a) 〜(d) に示す工程と同
じであり、その詳細な説明は省略する。次に、蒸着法、
スパッタ法もしくはＣＶＤ法等によって高融点金属膜1
2、例えばチタンをＴＦＴ膜厚の１／２である 100Å程
度形成する（図２ (a)）。次に、リフトオフ法によって
レジストパターン11およびレジストパターン11上の高融
点金属膜12を除去したのち、アニール法によりＴＦＴの
ソース、ドレイン部の６表面をシリサイド化し、シリサ
イド層10、例えばチタンシリサイドを形成する。このと
きソース、ドレイン部６の形成時に使用したレジストパ
ターン11を使用してシリサイド層10をパターニングする
ので、ＴＦＴのソース、ドレイン部６とシリサイド層10
とがパターンずれをおこすことがない（図２ (b)）。次
に、アニール処理された高融点金属膜12をエッチング法
により除去したのち、ＣＶＤ法等により全面に層間絶縁
膜７となる酸化膜を2000Å程度形成する（図２ (c)）。
その後、図１に示すように、写真製版およびエッチング
法等によってコンタクトホール８を形成する。このとき
ＴＦＴのソース、ドレイン部６の表面はシリサイド層10
となっているため層間絶縁膜７とシリサイド層10とのエ
ッチングレート比は20：１かあるいはそれ以上であり、
層間絶縁膜７にコンタクトホール８を設ける際、ＴＦＴ
のソース、ドレイン部６が過剰にエッチングされること
がなく安定したコンタクトホール８の形成が行える。そ
の後、スパッタ法等によってアルミ膜を形成し、写真製
版およびエッチング法等によってアルミ配線層９を形成
するのであるが、ここでもＴＦＴのソース、ドレイン部
６の表面がシリサイド層10となっているのでコンタクト
抵抗及びソース、ドレイン抵抗が低減し良好な電気的接
続が得られる。
ル部における製造工程を示す断面図である。この図２
(a) に至るまでの工程は図４(a) 〜(d) に示す工程と同
じであり、その詳細な説明は省略する。次に、蒸着法、
スパッタ法もしくはＣＶＤ法等によって高融点金属膜1
2、例えばチタンをＴＦＴ膜厚の１／２である 100Å程
度形成する（図２ (a)）。次に、リフトオフ法によって
レジストパターン11およびレジストパターン11上の高融
点金属膜12を除去したのち、アニール法によりＴＦＴの
ソース、ドレイン部の６表面をシリサイド化し、シリサ
イド層10、例えばチタンシリサイドを形成する。このと
きソース、ドレイン部６の形成時に使用したレジストパ
ターン11を使用してシリサイド層10をパターニングする
ので、ＴＦＴのソース、ドレイン部６とシリサイド層10
とがパターンずれをおこすことがない（図２ (b)）。次
に、アニール処理された高融点金属膜12をエッチング法
により除去したのち、ＣＶＤ法等により全面に層間絶縁
膜７となる酸化膜を2000Å程度形成する（図２ (c)）。
その後、図１に示すように、写真製版およびエッチング
法等によってコンタクトホール８を形成する。このとき
ＴＦＴのソース、ドレイン部６の表面はシリサイド層10
となっているため層間絶縁膜７とシリサイド層10とのエ
ッチングレート比は20：１かあるいはそれ以上であり、
層間絶縁膜７にコンタクトホール８を設ける際、ＴＦＴ
のソース、ドレイン部６が過剰にエッチングされること
がなく安定したコンタクトホール８の形成が行える。そ
の後、スパッタ法等によってアルミ膜を形成し、写真製
版およびエッチング法等によってアルミ配線層９を形成
するのであるが、ここでもＴＦＴのソース、ドレイン部
６の表面がシリサイド層10となっているのでコンタクト
抵抗及びソース、ドレイン抵抗が低減し良好な電気的接
続が得られる。
Claims (2)
- 【請求項１】 半導体基板の第１の層間絶縁膜上に設け
られたゲート電極と、このゲート電極上にゲート絶縁膜
を介して設けられたドレイン、ソース領域を有する半導
体薄膜からなるトランジスタを備えた半導体装置の製造
方法において、 上記半導体薄膜のドレインおよびソース領域をシリサイ
ド化する工程と、上記半導体薄膜を覆って第２の層間絶
縁膜を設ける工程と、上記第２の層間絶縁膜に上記半導
体薄膜のドレイン、ソース領域に達する開口部を蝕刻法
により設ける工程とを含んでなる半導体装置の製造方
法。 - 【請求項２】 半導体基板の第１の層間絶縁膜上に設け
られたゲート電極と、この電極上にゲート絶縁膜を介し
て設けられたドレイン、ソース領域を有する半導体薄膜
からなるトランジスタを備えた半導体装置の製造方法に
おいて、 上記ゲート絶縁膜上に半導体薄膜を設けてパターニング
する工程と、上記半導体薄膜上に感光性樹脂を設けてパ
ターニングした後、この感光性樹脂をマスクとしてイオ
ン注入を行なう工程と、上記半導体薄膜及び感光性樹脂
の全面を含み半導体基板上に高融点金属膜を被着した
後、上記感光性樹脂を溶解して上記半導体薄膜のイオン
注入がされていない領域上の上記高融点金属膜を除去す
る工程と、熱処理により、上記高融点金属膜と上記半導
体薄膜とを反応させてシリサイド化層を形成させる工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18429991A JP3196241B2 (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18429991A JP3196241B2 (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529346A true JPH0529346A (ja) | 1993-02-05 |
| JP3196241B2 JP3196241B2 (ja) | 2001-08-06 |
Family
ID=16150907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18429991A Expired - Fee Related JP3196241B2 (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196241B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765281B2 (en) | 2002-11-27 | 2004-07-20 | Ricoh Company, Ltd. | Semiconductor apparatus with a stable contact resistance and a method of making the semiconductor apparatus |
| CN100419514C (zh) * | 2006-10-13 | 2008-09-17 | 友达光电股份有限公司 | 液晶显示器用基板的制作方法 |
| US7544528B2 (en) | 2006-07-03 | 2009-06-09 | Au Optronics Corporation | Method for manufacturing substrate of liquid crystal device |
-
1991
- 1991-07-24 JP JP18429991A patent/JP3196241B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765281B2 (en) | 2002-11-27 | 2004-07-20 | Ricoh Company, Ltd. | Semiconductor apparatus with a stable contact resistance and a method of making the semiconductor apparatus |
| US7026206B2 (en) | 2002-11-27 | 2006-04-11 | Ricoh Company, Ltd. | Method of making resistive element having a stable contact resistance |
| US7544528B2 (en) | 2006-07-03 | 2009-06-09 | Au Optronics Corporation | Method for manufacturing substrate of liquid crystal device |
| CN100419514C (zh) * | 2006-10-13 | 2008-09-17 | 友达光电股份有限公司 | 液晶显示器用基板的制作方法 |
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| Publication number | Publication date |
|---|---|
| JP3196241B2 (ja) | 2001-08-06 |
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