JPS61245552A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明はポリサイド・ゲートのパターンニングに際し、
上部の金属珪化物層をパターンニングし、この金属珪化
物層パターンの表面を絶縁膜で完全に覆った後、その下
部の多結晶シリコン層及びゲート絶縁膜をパターンニン
グすることによって、ゲート絶Ｂ！膜の金属イオンや活
性金属化合物による汚染をなくし、ゲート耐圧の劣化を
防止するものである。

〔産業上の利用分野〕

本発明はＭＩＳ型半導体装置の製造方法に係り、特にゲ
ート耐圧の劣化を防止するポリサイド・ゲートの形成方
法に関する。

通常のＭＩＳ型半導体装置の製造工程においては、ゲー
ト電極が形成された後に、ソース・ドレイン領域の活性
化、絶縁膜の気相成長、絶縁膜のりフロー処理等多くの
高温処理工程が存在する。

従ってゲート電極の材料としては上記高温処理に耐えら
れるような耐熱性を備えた導電体が選ばれ、従来量も多
用されていたのが多結晶シリコンである。

然し多結晶シリコンには、不純物を可能な限り高濃度に
ドープした状態でも、金属に比べ１桁近く高い比抵抗を
有するという難点がある。

一方、Ｍｉｓ型半導体集積回路装置（ＭＴＳＩＣ）等に
おいてゲート電極は、複数のトランジスタに共通して長
く形成される場合が多く、かかるＩＣが高集積化されゲ
ート電極の幅が狭められた際に、上記多結晶シリコンを
用いたゲート電極においてはその直列抵抗が非常に高く
り、動作速度の大幅な遅れを生ずる。

そこで耐熱性を備え、化学的に安定で、且つ低比抵抗を
有するゲート電極材料として取り上げられたのが、金属
珪化物特にモリブデン・シリサイド、タングステン・シ
リサイド、チタン・シリサイド等、高融点金属の珪化物
である。

高融点金属珪化物は一般に多結晶シリコンよりも１桁近
く比抵抗が小さく動作速度向上のためには非常に有効な
材料であるが、これをゲート絶縁膜上に直に載設する場
合、堆積形成した高融点金属珪化物層を結晶化して抵抗
を下げるための熱処理に際し、高融点金属がゲート絶縁
膜中に拡散してゲート耐圧の劣化を招くという問題があ
る。

そこでゲート耐圧の劣化を防止し、且つゲート電極の直
列抵抗を減少させる構造として提供されたのが、ケート
絶縁膜と金属珪化物層との間に、金属のゲート絶縁膜内
への拡散を阻止する多結晶シリコン層を介在せしめた、
多結晶シリコン層と高融点金属珪化物層との２Ｎ構造の
ゲート電極を有する、所謂ポリサイド・ゲートである。

然しなから、ポリサイド・ゲートにおいてもパターンニ
ングに際してのエソチング工程で、ゲート絶縁膜の端部
が高融点金属に汚染されてゲート耐圧が劣化するという
傾向があり、耐圧劣化を防止するポリサイド・ゲート・
パターンの形成方法が要望されている。

〔従来の技術〕

第２図（ａｌ乃至ｔｃ＋は、従来の製造方法を示す工程
断面図である。

従来のＭＴＳＩＣの製造工程においては、第２図ｆａ）
に示すように、 半導体基板ｌ上に、ゲート絶縁膜４、多結晶シリコン層
５、高融点金属珪化物層６を順次積層形成した後、 第２図（ｂｌに示すように、 高融点金属珪化物層６上にゲート電極パターンに対応す
る形状を有するレジスト・パターン８を形成し、 このレジスト・パターン８をマスクにし、リアクティブ
・イオンエツチング（ＲＩ　Ｅ）処理により高融点金属
珪化物層６からゲート絶縁膜４までを一気にパターンニ
ングすることによって、第２図（Ｃ１に示すように、 ゲート絶縁膜４、多結晶シリコン層５、高融点金属珪化
物層６が順次積層されてなるポリサイド・ゲート・パタ
ーンＰＧが形成されていた。

〔発明が解決しようとする問題点〕

然し上記従来のポリサイド・ゲートの形成方法において
は、ゲート絶縁膜４のＲＩＥ処理が行われる際、高融点
金属珪化物層６の側面も同時にエツチング・ガス中に曝
されてエツチング・ガスと反応するので、エツチング・
ガス中に少量の高融点金属のイオンや活性化合物が混入
し、この高融点金属のイオンや活性化合物がパターンニ
ングされたゲート絶縁膜４の端部Ｅに浸入してゲート耐
圧を劣化させるという問題が発生していた。

〔問題点を解決するための手段〕

第１図は本発明になる製造方法の一実施例を示す工程断
面図である。

上記問題点は同図に示すように、絶縁膜と多結晶シリコ
ン層と金属珪化物層とが順次積層されてなる絶縁ゲート
・パターンを形成するに際し、半導体基板１上に、第１
の絶縁膜４、多結晶シリコン層５、金属珪化物層６及び
第２の絶縁膜７を順次積層形成し、該多結晶シリコン層
５を厚さ方向に全部若しく一部残して、該第２の絶縁膜
７、該金属珪化物層６及び該多結晶シリコン層５をパタ
ーンニングして段差を形成し、該段差の側面部に選択的
に第３の絶縁膜９を形成し、表出する該多結晶シリコン
層５及びその下部の第１の絶縁膜４を選択的に除去する
工程を有する本発明による製造方法によって解決される
。

〔作用〕

即ち本発明の方法においては、第１の絶縁膜（ゲート絶
縁膜）４と多結晶シリコ□ン層５と金属珪化物層６とが
順次積層されてなる絶縁ゲート・パターンを形成する際
のエソチング工程において、金属珪化物層６のパターン
ニングが完了した時点で、該金属珪化物層パターンの表
面を絶縁膜７で選択的に且つ完全に覆い、金属珪化物層
６がエツチング・ガス中に曝されない状態で多結晶シリ
コン層５及び第１の絶縁膜４のパターンニングを行うも
のである。

かくすることによって第１の絶縁膜４のパターンユング
時に、エツチング・ガス中に金属イオンや活性な金属化
合物が含まれることがなくなるので、第１の絶縁膜４へ
の金属イオンや活性な金属化合物の浸入は回避され、ポ
リサイド・ゲートの耐圧劣化は防止される。

〔実施例〕

以下本発明を、第１図（ａｌ乃至（川の工程断面図を参
照し、実施例により具体的に説明する。

第１図（ａｌ参照 本発明の方法によりポリサイド・ゲートを有するＭＯ３
型半導体装置を形成するに際しては、半導体基板として
例えばｐ型シリコン基板１を用い、 この基板１上に、選択酸化法等により、素子形成領域２
を分離表出するフィールド酸化膜３を形成し、 上記素子形成領域２上に、例えば熱酸化法により第１の
絶縁膜（ゲート絶縁膜）４としてゲート二酸化シリコン
（ＳｉＯ□）膜４を形成し、この基板の全面上に化学気
相成長（ＣＶＤ）法により厚さ例えば２０００人程度０
多結晶シリコン層５を形成し、 この多結晶シリコン層５に例えばｎ型不純物を高濃度に
導入して導電性を付与した後、シリサイド・ターゲット
を用いる通常のスパッタ法、或いは金属ターゲットとシ
リコン・ターゲットの両方を用いる同時スパッタ法等に
より、上記多結晶シリコン層５上に、高融点金属珪化物
層として例えば厚さ２０００〜３０００人程度のモリブ
デン・シリサイド（ＭｏＳｉｚ）層６を形成してなる、
従来同様の被加工基板を使用する。

ここで、第１の絶縁膜４には気相成長膜も用いられ、更
にはＳｉＯ□以外の絶縁膜も適用される。

又高融点金属珪化物には、上記Ｍｏ５ｉｚの他に、タン
グステン・シリサイド（ＷＳｉｇ）、チタン・シリサイ
ド（ＴｉＳｔｔ）　、白金シリサイド（ＰｔＳＬｚ）　
、タンタル・シリサイド（ＴａＳｉｇ）等も用いられる
。

第１図（ｂｌ参照 そして本発明の方法においては先ず、上記被加工基板の
ＭｏＳｉｚ層６上にＣＶＤ法により形成された絶縁膜、
例えばＣＶＤ−３（（ｈ膜よりなる厚さ１０００人程度
０第２の絶縁膜７を形成し、　　　゛この第２の絶縁膜
７上に、通常のフォト・プロセスによりゲート電極パタ
ーンに相当する形状のレジスト・パターン８を形成する
。

なお上記２の絶縁膜７は、金属珪化物及び多結晶シリコ
ンに対してエツチングの選択性を有すれば、上記ＳｉＯ
２膜に限られない。

第１図（Ｃ１参照 次いで、上記レジスト・パターン８をマスクにし、例え
ば三弗化メタン（ＣＨＦ３）をエツチング・ガスに用い
る通常のりアクティブ・イオンエツチング（ＲＩ　Ｅ）
処理により第２の絶縁膜７をパターンニングし、 次いでエツチング・ガスを、例えば四塩化炭素（ＣＣ１
４）等のハロゲン系のガスに変えてＲＩＢ処理を行い、
ＭｏＳｉｚ層６をパターンニングして、該ＭｏＳｉｚ層
６と第２の絶縁膜７よりなる積層パターンを形成する。

なおこの際エツチングが下部の多結晶シリコン層５内に
達するようにして、Ｍｏ５ｉｚｌｉ６のパターンニング
が完全に行われるようにする。

第１図（ｄ）参照 次いでレジスト・パターン８を除去した後、ＣＶＤ法に
より上記基板の全面上、即ちＭｏＳｉ２層６と第２の絶
縁膜７及び多結晶シリコン層５の上層部よりなる積層パ
ターンの上面と、段差部側面、及び該積層パターンの外
部に表出する多結晶シリコン層５の上面に、例えば厚さ
１０００〜２０００人程度のＣＶＤ−３ｉＯ□膜よりな
る第３の絶縁膜９を形成する。

なおここで、第３の絶縁膜９は珪化物層６及び多結晶シ
リコン層５に対してエツチングの選択性を有すれば上記
ＳｉＯ□膜に限られなか、前記第２の絶縁膜７と同種の
物が望ましい。

第１図ｔｅｌ参照 次いで基板面に対して垂直な方向に優勢なエツチング手
段、例えばＣＨｈガスによるＲＩＢ処理により上記第３
の絶縁膜９の全面を、前記積層パターン外部の多結晶シ
リコン層５面が完全に表出される時点まで平面エツチン
グする。

このエツチングを完了した状態で、基板面に対して垂直
方向の厚みが見掛は上厚く形成されていた前記第２の絶
縁膜７　ＭｏＳｉ２層６及び多結晶シリコン層５の上層
部よりなる積層パターンの段差部側面上には、形成厚さ
に略等しい厚さの第３の絶縁膜９が残留形成され、金属
珪化物層パターン即ちＨｏ５ｔ、層６パターンの表面は
、第２の絶縁膜７及び第３の絶縁膜９によって完全に覆
われる。

第１図（ｆｌ参照 次いでＭｏＳ　ｉ　２を結晶化してＭｏＳｉｘ層６パタ
ーンを低抵抗化するために、通常行われる８００〜１０
００°Ｃ程度の温度におけるアニール処理を行う。

このアニール処理は、ゲートのパターンニングが完全に
終わる更に後の工程において行ってもよい。

次いで等方性のエツチング手段、例えば四弗化炭素（Ｃ
ｕｔ）を主成分とするエツチング・ガスによるプラズマ
・エツチングにより、多結晶シリコン層５の表出部を選
択的に除去する。

ここで所定のゲート長を得るためには、ＭｏＳｉｘ層６
パターン側面の第３の絶縁膜９の下部に、該第３の絶縁
膜９の厚さに相当するアンダ・カント部１０が形成され
るようなエツチングの条件が選ばれる。

次いでＣＦ、ガスによるプラズマ・エツチングにより、
ゲー）Ｓｉｎｇ膜４の表出部を選択的に除去して、Ｍｏ
Ｓｉ２層６が第２の絶縁膜７及び第３の絶縁膜９に覆わ
れたポリサイド・ゲート・パターンＰＧが完成する。

なお上記該多結晶シリコン層５及びゲー）　Ｓｉｎ。

膜４のプラズマ・エツチングに際し、ＭｏＳｉ２層６の
表面ば、第２の絶縁膜７及び第３の絶縁膜９によって完
全に覆われているので、エツチング・ガス中にＭｏのイ
オンや活性なＭｏ化合物が混入することはない。

従ってパターンニングされたゲートＳｉｎ、膜４の端部
が前記閃０イオンや活性なＭｏ化合物によって汚染され
ることはなく、ゲート耐圧の劣化は防止される。

なお又上記多結晶シリコン層５及びゲート５ｉＯｚ膜４
の等方性エツチング手段として、ウェット・エツチング
法を用いた際にも、上記効果は同様である。

以後通常の工程により第１図（８）に示すような、ポリ
サイド・ゲートＰＧを有するＭＯ３型半導体装置が完成
する。

なお図中、１１はｎ゛゛ソース領域、１２はｎ゛型トド
レイン領域１３は層間絶縁膜、１４はコンタクト窓、１
５，１．．６はアルミニウム配線を示す。

〔発明の効果〕

以上説明のように本発明によれば、ポリサイド・ゲート
のパターンニングに際して、ゲート絶縁膜の端部が高融
点金属やその活性化合物によって汚染されることがなく
なり、ゲート耐圧の劣化が防止される。

従って本発明はポリサイド・ゲートを用いて極度に高集
積化される、Ｍｉｓ型ＬＳＩの性能及び製造歩留りの向
上に有効である。

【図面の簡単な説明】

第１図（ａｌ乃至（ａは本発明になる半導体装置の製造
方法の一実施例を示す工程断面図で、第２図［ａｌ乃至
（Ｃ）は従来の方法の工程断面図である。 図において、 １はｐ型シリコン基板（半導体基板）、４はゲート５ｉ
Ｏ７膜（第１の絶縁膜）、５は多結晶シリコン層、 ６はモリブデン・シリサイド層 （高融点金属珪化物層） ７は第２の絶縁膜、 ８はレジスト・パターン、 ９は第３の絶縁膜、 ＰＧはポリサイド・ゲート を示す。 ’）ＡＩ− ミ　　　　　　　　　Ｖ

Claims (1)

1. 【特許請求の範囲】 　半導体基板（１）上に、第１の絶縁膜（４）、多結晶
   シリコン層（５）、金属珪化物層（６）及び第２の絶縁
   膜（７）を順次積層形成し、 該第２の絶縁膜（７）及び該金属珪化物層（６）をパタ
   ーンニングして段差を形成し、 該段差の側面部に選択的に第３の絶縁膜（９）を形成し
   、 表出する該多結晶シリコン層（５）及びその下部の第１
   の絶縁膜（４）を選択的に除去する工程を有することを
   特徴とする半導体装置の製造方法。