JPH0653422A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
- Publication number
- JPH0653422A JPH0653422A JP4201001A JP20100192A JPH0653422A JP H0653422 A JPH0653422 A JP H0653422A JP 4201001 A JP4201001 A JP 4201001A JP 20100192 A JP20100192 A JP 20100192A JP H0653422 A JPH0653422 A JP H0653422A
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- JP
- Japan
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- region
- integrated circuit
- circuit device
- type
- semiconductor integrated
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＣＭＯＳあるいはＢｉＣＭＯＳ構成の半導体集
積回路装置の高集積化が可能な製造方法を提供する。 【構成】ＣＭＯＳあるいはＢｉＣＭＯＳ構成の半導体集
積回路装置において、ＣＭＯＳの形成領域であるＮ型ウ
ェル及びＰ型ウェルの形成用の不純物の導入をアイソレ
−ション領域であるフィ−ルド絶縁膜及び分離溝を形成
したの後に前記アイソレ−ション領域に対し自己整合で
行う。
積回路装置の高集積化が可能な製造方法を提供する。 【構成】ＣＭＯＳあるいはＢｉＣＭＯＳ構成の半導体集
積回路装置において、ＣＭＯＳの形成領域であるＮ型ウ
ェル及びＰ型ウェルの形成用の不純物の導入をアイソレ
−ション領域であるフィ−ルド絶縁膜及び分離溝を形成
したの後に前記アイソレ−ション領域に対し自己整合で
行う。
Description
【０００１】
【産業上の利用分野】本発明は、相補型ＭＯＳＦＥＴ
（以下、ＣＭＯＳと称する）を有する半導体集積回路装
置、または、バイポ−ラトランジスタとＣＭＯＳとを同
一の半導体基板上に集積して成るバイポーラ−ＣＭＯＳ
（以下、Ｂｉ−ＣＭＯＳと称する）を有する半導体集積
回路装置に適用して有効な技術に関する。
（以下、ＣＭＯＳと称する）を有する半導体集積回路装
置、または、バイポ−ラトランジスタとＣＭＯＳとを同
一の半導体基板上に集積して成るバイポーラ−ＣＭＯＳ
（以下、Ｂｉ−ＣＭＯＳと称する）を有する半導体集積
回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】特開平２−１８４０６８号公報には、絶
縁層上に設けられたシリコン基板（Silicon On Insulao
tor 基板： 以下、ＳＯＩ基板と称す）上に、Ｎ型ウェ
ル及びＰ型ウェルを形成し、その後、前記Ｎ型ウェル及
びＰ型ウェルの間にアイソレ−ション用の溝を形成し、
上記アイソレ−ション用の溝によって分離された前記Ｎ
型ウェル及びＰ型ウェルの夫々の主面にＣＭＯＳを構成
するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥ
Ｔを形成するプロセスが開示されている。
縁層上に設けられたシリコン基板（Silicon On Insulao
tor 基板： 以下、ＳＯＩ基板と称す）上に、Ｎ型ウェ
ル及びＰ型ウェルを形成し、その後、前記Ｎ型ウェル及
びＰ型ウェルの間にアイソレ−ション用の溝を形成し、
上記アイソレ−ション用の溝によって分離された前記Ｎ
型ウェル及びＰ型ウェルの夫々の主面にＣＭＯＳを構成
するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥ
Ｔを形成するプロセスが開示されている。
【０００３】また、１９８９年、カルワ−・アカデミッ
ク出版社発行、アントニオ・ア−ル・アルバ−ツ編集の
「Ｂｉ−ＣＭＯＳ技術と応用」、第１００頁から第１０
７頁（１９８９，Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐ
ｕｂｌｉｓｈｅｒｓ，ｅｄｉｔｅｄ ｂｙ Ａｎｔｏｎ
ｉｏ Ｒ Ａｌｖａｒｅｚ， 「Ｂｉ−ＣＭＯＳ Ｔｅ
ｃｈｎｏｌｏｇｙ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ
ｓ」，ｐｐ１００〜１０７）には、Ｐ型シリコン基板の
表面に、Ｎ型埋込層、Ｐ型埋込層の夫々を形成し、さら
に、上記Ｐ型シリコン基板上にＮ型エピタキシャル層を
形成後、前記Ｎ型埋込層、Ｐ型埋込層上に位置する前記
Ｎ型エピタキシャル層中にＮ型ウェル及びＰ型ウェルの
夫々を形成するＢｉ−ＣＭＯＳプロセスが開示されてい
る。 さらに、上記文献には、Ｎ型ウェル及びＰ型ウェ
ルの境界部に厚いフィ−ルド酸化膜を設け、アイソレ−
ション領域として使用する旨記載されている。
ク出版社発行、アントニオ・ア−ル・アルバ−ツ編集の
「Ｂｉ−ＣＭＯＳ技術と応用」、第１００頁から第１０
７頁（１９８９，Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐ
ｕｂｌｉｓｈｅｒｓ，ｅｄｉｔｅｄ ｂｙ Ａｎｔｏｎ
ｉｏ Ｒ Ａｌｖａｒｅｚ， 「Ｂｉ−ＣＭＯＳ Ｔｅ
ｃｈｎｏｌｏｇｙ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ
ｓ」，ｐｐ１００〜１０７）には、Ｐ型シリコン基板の
表面に、Ｎ型埋込層、Ｐ型埋込層の夫々を形成し、さら
に、上記Ｐ型シリコン基板上にＮ型エピタキシャル層を
形成後、前記Ｎ型埋込層、Ｐ型埋込層上に位置する前記
Ｎ型エピタキシャル層中にＮ型ウェル及びＰ型ウェルの
夫々を形成するＢｉ−ＣＭＯＳプロセスが開示されてい
る。 さらに、上記文献には、Ｎ型ウェル及びＰ型ウェ
ルの境界部に厚いフィ−ルド酸化膜を設け、アイソレ−
ション領域として使用する旨記載されている。
【０００４】
【発明が解決しようとする課題】本発明者は、ＣＭＯＳ
またはＢｉ−ＣＭＯＳを有する半導体集積回路装置のさ
らなる高集積化、高信頼性を検討した結果、以下の問題
点を明らかにした。
またはＢｉ−ＣＭＯＳを有する半導体集積回路装置のさ
らなる高集積化、高信頼性を検討した結果、以下の問題
点を明らかにした。
【０００５】上述した従来の製造プロセスは、いずれ
も、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥ
Ｔの形成領域としてのＰ型及びＮ型ウェルを形成した
後、前記Ｐ型及びＮ型ウェルの境界部にアイソレ−ショ
ン領域としてのフィ−ルド酸化膜あるいは分離溝を形成
している。 このため、前記フィ−ルド酸化膜あるいは
前記分離溝を形成する際に、前記Ｐ型及びＮ型ウェルの
夫々とのマスク合わせ余裕を考慮し、前記フィ−ルド酸
化膜あるいは分離溝を含むアイソレ−ション領域を広く
形成する必要がある。 さらに、前記Ｐ型及びＮ型ウェ
ルの形成時の熱処理で、前記Ｐ型及びＮ型ウェルの形成
のためのＰ型及びＮ型不純物が相互拡散する点から、Ｎ
型ウェルとＰ型ウェルの境界部に導電型の不明な曖昧な
領域（不純物プロファイルの不明確な領域）が形成され
るので、前記フィ−ルド酸化膜あるいは分離溝を含むア
イソレ−ション領域をさらに広く形成する必要がある。
このため、ＣＭＯＳ部のＮチャネルＭＯＳＦＥＴの活性
領域とＰチャネルＭＯＳＦＥＴの活性領域の素子分離幅
を効果的に縮小することが困難になるという問題点が生
ずる。
も、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥ
Ｔの形成領域としてのＰ型及びＮ型ウェルを形成した
後、前記Ｐ型及びＮ型ウェルの境界部にアイソレ−ショ
ン領域としてのフィ−ルド酸化膜あるいは分離溝を形成
している。 このため、前記フィ−ルド酸化膜あるいは
前記分離溝を形成する際に、前記Ｐ型及びＮ型ウェルの
夫々とのマスク合わせ余裕を考慮し、前記フィ−ルド酸
化膜あるいは分離溝を含むアイソレ−ション領域を広く
形成する必要がある。 さらに、前記Ｐ型及びＮ型ウェ
ルの形成時の熱処理で、前記Ｐ型及びＮ型ウェルの形成
のためのＰ型及びＮ型不純物が相互拡散する点から、Ｎ
型ウェルとＰ型ウェルの境界部に導電型の不明な曖昧な
領域（不純物プロファイルの不明確な領域）が形成され
るので、前記フィ−ルド酸化膜あるいは分離溝を含むア
イソレ−ション領域をさらに広く形成する必要がある。
このため、ＣＭＯＳ部のＮチャネルＭＯＳＦＥＴの活性
領域とＰチャネルＭＯＳＦＥＴの活性領域の素子分離幅
を効果的に縮小することが困難になるという問題点が生
ずる。
【０００６】また、特に、Ｂｉ−ＣＭＯＳ分野では、Ｃ
ＭＯＳの信頼性向上の観点から、ラッチアップ対策とし
て、ウェル寄生抵抗を低減するため、Ｐ型及びＮ型ウェ
ルの夫々の下部に高不純物濃度のＰ型埋込層、Ｎ型埋込
層を、エピタキシャル層、Ｐ型及びＮ型ウェルの形成に
先行して形成している。このため、前記Ｐ型及びＮ型ウ
ェルの形成の際に、前記Ｐ型及びＮ型埋込層の夫々との
マスク合わせ余裕を考慮する必要があり、かつ、上述の
ウェルの形成の場合と同様に、前記Ｐ型及びＮ型埋込層
の境界部に導電型の不明な曖昧な領域（不純物プロファ
イルの不明確な領域）が形成されるので、さらに素子分
離領域が広くなり高集積化が阻害されるという問題が生
ずる。
ＭＯＳの信頼性向上の観点から、ラッチアップ対策とし
て、ウェル寄生抵抗を低減するため、Ｐ型及びＮ型ウェ
ルの夫々の下部に高不純物濃度のＰ型埋込層、Ｎ型埋込
層を、エピタキシャル層、Ｐ型及びＮ型ウェルの形成に
先行して形成している。このため、前記Ｐ型及びＮ型ウ
ェルの形成の際に、前記Ｐ型及びＮ型埋込層の夫々との
マスク合わせ余裕を考慮する必要があり、かつ、上述の
ウェルの形成の場合と同様に、前記Ｐ型及びＮ型埋込層
の境界部に導電型の不明な曖昧な領域（不純物プロファ
イルの不明確な領域）が形成されるので、さらに素子分
離領域が広くなり高集積化が阻害されるという問題が生
ずる。
【０００７】また、上記従来技術の文献に記載されてい
るように、互いに導電型の異なるウェルあるいは埋込層
の形成においては、高集積化の目的で、次のような自己
整合技術を用いていた。 まず、シリコン基板の表面
に、ナイトライド（ＳｉＮ）膜を選択的に形成し、これ
を不純物導入のマスクとしてＮ型不純物をシリコン基板
の主面に導入する。この後、前記Ｎ型不純物が導入され
た領域の酸化速度が、前記ナイトライド（ＳｉＮ）膜が
形成された領域より速いことを利用し、前記Ｎ型不純物
が導入された領域上にのみ厚いシリコン酸化膜を熱酸化
法により形成する。この後、前記ナイトライド（Ｓｉ
Ｎ）膜を除去すると、前記Ｎ型不純物が導入された領域
上にのみ厚いシリコン酸化膜が形成されているため、こ
れを不純物導入マスクとして、Ｐ型不純物を前記シリコ
ン基板の主面に選択的に導入することができる。 その
後、前記マスクとして使用した厚いシリコン酸化膜は、
例えばフッ酸系のエッチング液により除去する。 この
ように、前記Ｐ型不純物は、前記Ｎ型不純物が導入され
た領域に対して自己整合的に導入されるので、ひとつの
マスクパタ−ンで整合性を気にすることなく、両導電型
の不純物を選択的に導入することができ、高集積化が可
能である。
るように、互いに導電型の異なるウェルあるいは埋込層
の形成においては、高集積化の目的で、次のような自己
整合技術を用いていた。 まず、シリコン基板の表面
に、ナイトライド（ＳｉＮ）膜を選択的に形成し、これ
を不純物導入のマスクとしてＮ型不純物をシリコン基板
の主面に導入する。この後、前記Ｎ型不純物が導入され
た領域の酸化速度が、前記ナイトライド（ＳｉＮ）膜が
形成された領域より速いことを利用し、前記Ｎ型不純物
が導入された領域上にのみ厚いシリコン酸化膜を熱酸化
法により形成する。この後、前記ナイトライド（Ｓｉ
Ｎ）膜を除去すると、前記Ｎ型不純物が導入された領域
上にのみ厚いシリコン酸化膜が形成されているため、こ
れを不純物導入マスクとして、Ｐ型不純物を前記シリコ
ン基板の主面に選択的に導入することができる。 その
後、前記マスクとして使用した厚いシリコン酸化膜は、
例えばフッ酸系のエッチング液により除去する。 この
ように、前記Ｐ型不純物は、前記Ｎ型不純物が導入され
た領域に対して自己整合的に導入されるので、ひとつの
マスクパタ−ンで整合性を気にすることなく、両導電型
の不純物を選択的に導入することができ、高集積化が可
能である。
【０００８】しかしながら、この一連の過程で、Ｎ型層
上にのみシリコン酸化膜が厚く形成されるため、Ｎ型層
とＰ型層との境界部のシリコン基板（あるいはエピタキ
シャル層）上に、前記シリコン酸化膜の厚さに比例した
段差が生ずる。この段差は、アイソレ−ション領域ある
いはその近傍の活性領域に形成されるため、例えば、ア
イソレ−ション用の溝を形成するプロセスにおいては、
前記溝の加工に影響を及ぼし、形状不良等の問題点が生
ずる恐れがある。また、ＣＭＯＳのゲ−ト電極加工のた
めのフォトレジストパタ−ンを形成する感光時において
も、前記段差によって生じたフォトレジスト膜厚差のた
めに、微細寸法のパタ−ンが精度良く加工できず、半導
体集積回路装置の電気的信頼性が低下する問題も生ず
る。
上にのみシリコン酸化膜が厚く形成されるため、Ｎ型層
とＰ型層との境界部のシリコン基板（あるいはエピタキ
シャル層）上に、前記シリコン酸化膜の厚さに比例した
段差が生ずる。この段差は、アイソレ−ション領域ある
いはその近傍の活性領域に形成されるため、例えば、ア
イソレ−ション用の溝を形成するプロセスにおいては、
前記溝の加工に影響を及ぼし、形状不良等の問題点が生
ずる恐れがある。また、ＣＭＯＳのゲ−ト電極加工のた
めのフォトレジストパタ−ンを形成する感光時において
も、前記段差によって生じたフォトレジスト膜厚差のた
めに、微細寸法のパタ−ンが精度良く加工できず、半導
体集積回路装置の電気的信頼性が低下する問題も生ず
る。
【０００９】本発明は、上述した問題点を解決するため
になされたものであり、本発明の一つの目的は、ＣＭＯ
ＳあるいはＢｉ−ＣＭＯＳ構成の半導体集積回路装置の
高集積化、高信頼性を図ることが可能な技術を提供する
ことにある。
になされたものであり、本発明の一つの目的は、ＣＭＯ
ＳあるいはＢｉ−ＣＭＯＳ構成の半導体集積回路装置の
高集積化、高信頼性を図ることが可能な技術を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りである。
のの概要を簡単に説明すれば、下記の通りである。
【００１１】すなわち、ＣＭＯＳを有する半導体集積回
路装置の製造方法において、Ｎ型及びＰ型ウェルの夫々
を形成するための不純物を半導体基板に導入する以前
に、まず、素子分離領域である分離溝及びフィ−ルド絶
縁膜を形成する。 その後、前記ＣＭＯＳを構成するＮ
チャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの形
成領域となるＰ型及びＮ型ウェルを形成するためのＰ型
及びＮ型不純物の夫々を、前記分離溝によって区画され
た前記半導体基板の主面に選択的に導入する。ここで、
前記各ウェルを形成するためのＰ型及びＮ型不純物は、
通常のフォトリソグラフィ−技術で形成したレジストマ
スクを用いて選択的に導入されるが、前記レジストマス
クの合わせ余裕を前記溝の幅内に収めることで、前記素
子分離領域に対して自己整合的に導入する。
路装置の製造方法において、Ｎ型及びＰ型ウェルの夫々
を形成するための不純物を半導体基板に導入する以前
に、まず、素子分離領域である分離溝及びフィ−ルド絶
縁膜を形成する。 その後、前記ＣＭＯＳを構成するＮ
チャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの形
成領域となるＰ型及びＮ型ウェルを形成するためのＰ型
及びＮ型不純物の夫々を、前記分離溝によって区画され
た前記半導体基板の主面に選択的に導入する。ここで、
前記各ウェルを形成するためのＰ型及びＮ型不純物は、
通常のフォトリソグラフィ−技術で形成したレジストマ
スクを用いて選択的に導入されるが、前記レジストマス
クの合わせ余裕を前記溝の幅内に収めることで、前記素
子分離領域に対して自己整合的に導入する。
【００１２】また、Ｂｉ−ＣＭＯＳを有する半導体集積
回路装置の製造方法において、半導体基板のバイポ−ラ
トランジスタ形成領域にのみ選択的にＮ型埋込層を形成
するための不純物を導入し、ＣＭＯＳ形成領域には、Ｎ
型及びＰ型埋込層を形成するための不純物を導入しな
い。 あるいは、前記Ｎ型埋込層を形成するためのＮ型
不純物を前記バイポ−ラトランジスタ形成領域及び前記
ＣＭＯＳ形成領域の半導体基板全面に導入する。その
後、前記半導体基板の主面上にエピタキシャル層を形成
し、その後、バイポ−ラトランジスタ及びＣＭＯＳを構
成するＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦ
ＥＴの各形成領域の前記エピタキシャル層を溝により区
画する。
回路装置の製造方法において、半導体基板のバイポ−ラ
トランジスタ形成領域にのみ選択的にＮ型埋込層を形成
するための不純物を導入し、ＣＭＯＳ形成領域には、Ｎ
型及びＰ型埋込層を形成するための不純物を導入しな
い。 あるいは、前記Ｎ型埋込層を形成するためのＮ型
不純物を前記バイポ−ラトランジスタ形成領域及び前記
ＣＭＯＳ形成領域の半導体基板全面に導入する。その
後、前記半導体基板の主面上にエピタキシャル層を形成
し、その後、バイポ−ラトランジスタ及びＣＭＯＳを構
成するＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦ
ＥＴの各形成領域の前記エピタキシャル層を溝により区
画する。
【００１３】
【作用】上述の手段によれば、素子分離領域となる分離
溝及びフィ−ルド絶縁膜を形成した後、ＣＭＯＳを構成
するＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥ
Ｔの形成領域となるＰ型及びＮ型ウェルを形成するため
のＰ型及びＮ型不純物の夫々を前記素子分離領域に対し
自己整合で導入するので、素子分離領域と各ウェル領域
との合わせ余裕を考慮する必要性はなく、かつ、前記分
離溝の先行形成により、ウェル形成のための熱処理によ
って前記各ウェルのＰ型及びＮ型不純物が相互拡散して
導電型の不明な曖昧な領域が形成されることはない。
従って、ＣＭＯＳを有する半導体集積回路装置の高集積
化が可能となる。
溝及びフィ−ルド絶縁膜を形成した後、ＣＭＯＳを構成
するＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥ
Ｔの形成領域となるＰ型及びＮ型ウェルを形成するため
のＰ型及びＮ型不純物の夫々を前記素子分離領域に対し
自己整合で導入するので、素子分離領域と各ウェル領域
との合わせ余裕を考慮する必要性はなく、かつ、前記分
離溝の先行形成により、ウェル形成のための熱処理によ
って前記各ウェルのＰ型及びＮ型不純物が相互拡散して
導電型の不明な曖昧な領域が形成されることはない。
従って、ＣＭＯＳを有する半導体集積回路装置の高集積
化が可能となる。
【００１４】また、溝による素子分離によってラッチア
ップの問題は、ほぼ解決されているため、素子特性の意
味から従来のような互いに導電型の異なる高不純物濃度
の埋込層をＣＭＯＳ部に形成する必要が無いので、従来
から行われているナイトライド膜による選択不純物導入
も、全く行なう必要性はない。 従って、ＣＭＯＳを構
成するＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥ
Ｔの形成領域の境界部の段差が無くなるので、Ｂｉ−Ｃ
ＭＯＳを有する半導体集積回路装置の電気的信頼性を向
上することが可能である。
ップの問題は、ほぼ解決されているため、素子特性の意
味から従来のような互いに導電型の異なる高不純物濃度
の埋込層をＣＭＯＳ部に形成する必要が無いので、従来
から行われているナイトライド膜による選択不純物導入
も、全く行なう必要性はない。 従って、ＣＭＯＳを構
成するＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥ
Ｔの形成領域の境界部の段差が無くなるので、Ｂｉ−Ｃ
ＭＯＳを有する半導体集積回路装置の電気的信頼性を向
上することが可能である。
【００１５】
【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。尚、実施例を説明するための全図において
同一機能を有するものには同一符号をつけ、その繰返し
の説明を省略する。本発明のＢｉ−ＣＭＯＳ構成の半導
体集積回路装置のチップレイアウトを図１に示す。 本
発明のＢｉ−ＣＭＯＳ構成の半導体集積回路装置は、二
枚の単結晶シリコン基板を絶縁層を介して貼り合わせた
ＳＯＩ基板８の主面に設けられている。 同図には、前
記ＳＯＩ基板８上におけるＮＰＮバイポ−ラトランジス
タ、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥ
Ｔの具体的な配置例が示されている。 ＮＰＮバイポ−
ラトランジスタ形成領域２，３及びＮチャネルＭＯＳＦ
ＥＴ形成領域４，５，６はその周囲を溝パタ−ン１によ
って囲まれている。ＰチャネルＭＯＳＦＥＴ形成領域７
はその溝パタ−ン１の外側にあり、前記ＮＰＮバイポ−
ラトランジスタ形成領域２，３及びＮチャネルＭＯＳＦ
ＥＴ形成領域４，５，６の間に延在する。
に説明する。尚、実施例を説明するための全図において
同一機能を有するものには同一符号をつけ、その繰返し
の説明を省略する。本発明のＢｉ−ＣＭＯＳ構成の半導
体集積回路装置のチップレイアウトを図１に示す。 本
発明のＢｉ−ＣＭＯＳ構成の半導体集積回路装置は、二
枚の単結晶シリコン基板を絶縁層を介して貼り合わせた
ＳＯＩ基板８の主面に設けられている。 同図には、前
記ＳＯＩ基板８上におけるＮＰＮバイポ−ラトランジス
タ、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥ
Ｔの具体的な配置例が示されている。 ＮＰＮバイポ−
ラトランジスタ形成領域２，３及びＮチャネルＭＯＳＦ
ＥＴ形成領域４，５，６はその周囲を溝パタ−ン１によ
って囲まれている。ＰチャネルＭＯＳＦＥＴ形成領域７
はその溝パタ−ン１の外側にあり、前記ＮＰＮバイポ−
ラトランジスタ形成領域２，３及びＮチャネルＭＯＳＦ
ＥＴ形成領域４，５，６の間に延在する。
【００１６】次に、本発明のＢｉ−ＣＭＯＳ構成の半導
体集積回路装置の具体的なデバイス構造について、図２
及び図３を用いて説明する。図２には、ＮＰＮバイポ−
ラトランジスタＱ１、ＰチャネルＭＯＳＦＥＴＭＰ１，
ＭＰ２及びＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２の夫
々の具体的なデバイス平面レイアウトが示されている。
また、図３には、図２における一点鎖線Ａ１−Ａ２で切
ったデバイス断面図が示されている。
体集積回路装置の具体的なデバイス構造について、図２
及び図３を用いて説明する。図２には、ＮＰＮバイポ−
ラトランジスタＱ１、ＰチャネルＭＯＳＦＥＴＭＰ１，
ＭＰ２及びＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２の夫
々の具体的なデバイス平面レイアウトが示されている。
また、図３には、図２における一点鎖線Ａ１−Ａ２で切
ったデバイス断面図が示されている。
【００１７】図２及び図３に示すように、本発明のＢｉ
−ＣＭＯＳ構成の半導体集積回路装置１００は、ＳＯＩ
基板８上に設けられている。このＳＯＩ基板は、Ｐ型単
結晶シリコン支持基板８Ａ、シリコン酸化膜８Ｂ、Ｎ型
単結晶シリコン膜８Ｃからなる。 同図に示すように、
領域ＮＰＮには、ＮＰＮバイポーラトランジスタＱ１，
領域ＰＭＯＳにはＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ
２、領域ＮＭＯＳにはＮチャネルＭＯＳＦＥＴＭＮ１，
ＭＮ２が夫々構成されている。 バイポーラトランジス
タＱ１は、主に、Ｎ＋型半導体領域からなるエミッタ領
域９と、Ｐ型半導体領域からなる真性ベース領域１０
と、Ｎ型単結晶エピタキシャル層１１で構成される縦型
ＮＰＮバイポーラトランジスタである。さらに、このバ
イポーラトランジスタＱ１は、前記真性ベース領域１０
に電気的に接続されたＰ＋型半導体領域からなる外部ベ
ース領域１２を有し、前記外部ベース領域１２には、Ｐ
＋型多結晶シリコン層からなるベース引出し層１３が接
続されている。 前記ベース引出し層１３は、前記エミ
ッタ領域９を取り囲むように設けられ、その側部に設け
られた絶縁膜からなるサイドウォールスペーサ１４によ
って規定された開口を介して、ｎ＋型多結晶シリコン層
からなるエミッタ引出し層１５が前記エミッタ領域９に
接続されている。 このように、バイポーラトランジス
タＱ１は、ダブルポリシリコン・セルファライン・トラ
ンジスタ構造を有し、高速化にすぐれる。また、バイポ
ーラトランジスタＱ１は、コレクタ直列抵抗を低減する
ためのｎ＋型半導体領域からなるｎ＋型埋込層１６と、
コレクタ電位を表面から取出すためのｎ＋型半導体領域
からなるコレクタ引出し領域１７とを含む。 前記コレ
クタ引出し領域１７には、接続孔ＣＯＮＴ３を介してコ
レクタ電極２２が接続されている。また、前記ベース引
出し層１３には、層間絶縁膜１８及び１９に設けられた
接続孔ＣＯＮＴ１を介して、ベース電極２０が接続され
ている。また、前記エミッタ引出し層１５には、層間絶
縁膜１９に設けられた接続孔ＣＯＮＴ２を介して、エミ
ッタ電極２１が接続されている。 前記エミッタ電極２
１、ベース電極２０及びコレクタ電極２２の夫々は、第
１層目配線形成工程により設けられ、例えば、タングス
テン（Ｗ）層で形成される。 尚、バイポーラトランジ
スタＱ１を構成する各半導体領域（不純物ドープ層）
は、ＳＯＩ基板８の主面上に成長させたｎ−型単結晶シ
リコンエピタキシャル層Ｅpi中に、ｎ型，ｐ型の不純物
を選択的に導入することによって形成されたものであ
る。
−ＣＭＯＳ構成の半導体集積回路装置１００は、ＳＯＩ
基板８上に設けられている。このＳＯＩ基板は、Ｐ型単
結晶シリコン支持基板８Ａ、シリコン酸化膜８Ｂ、Ｎ型
単結晶シリコン膜８Ｃからなる。 同図に示すように、
領域ＮＰＮには、ＮＰＮバイポーラトランジスタＱ１，
領域ＰＭＯＳにはＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ
２、領域ＮＭＯＳにはＮチャネルＭＯＳＦＥＴＭＮ１，
ＭＮ２が夫々構成されている。 バイポーラトランジス
タＱ１は、主に、Ｎ＋型半導体領域からなるエミッタ領
域９と、Ｐ型半導体領域からなる真性ベース領域１０
と、Ｎ型単結晶エピタキシャル層１１で構成される縦型
ＮＰＮバイポーラトランジスタである。さらに、このバ
イポーラトランジスタＱ１は、前記真性ベース領域１０
に電気的に接続されたＰ＋型半導体領域からなる外部ベ
ース領域１２を有し、前記外部ベース領域１２には、Ｐ
＋型多結晶シリコン層からなるベース引出し層１３が接
続されている。 前記ベース引出し層１３は、前記エミ
ッタ領域９を取り囲むように設けられ、その側部に設け
られた絶縁膜からなるサイドウォールスペーサ１４によ
って規定された開口を介して、ｎ＋型多結晶シリコン層
からなるエミッタ引出し層１５が前記エミッタ領域９に
接続されている。 このように、バイポーラトランジス
タＱ１は、ダブルポリシリコン・セルファライン・トラ
ンジスタ構造を有し、高速化にすぐれる。また、バイポ
ーラトランジスタＱ１は、コレクタ直列抵抗を低減する
ためのｎ＋型半導体領域からなるｎ＋型埋込層１６と、
コレクタ電位を表面から取出すためのｎ＋型半導体領域
からなるコレクタ引出し領域１７とを含む。 前記コレ
クタ引出し領域１７には、接続孔ＣＯＮＴ３を介してコ
レクタ電極２２が接続されている。また、前記ベース引
出し層１３には、層間絶縁膜１８及び１９に設けられた
接続孔ＣＯＮＴ１を介して、ベース電極２０が接続され
ている。また、前記エミッタ引出し層１５には、層間絶
縁膜１９に設けられた接続孔ＣＯＮＴ２を介して、エミ
ッタ電極２１が接続されている。 前記エミッタ電極２
１、ベース電極２０及びコレクタ電極２２の夫々は、第
１層目配線形成工程により設けられ、例えば、タングス
テン（Ｗ）層で形成される。 尚、バイポーラトランジ
スタＱ１を構成する各半導体領域（不純物ドープ層）
は、ＳＯＩ基板８の主面上に成長させたｎ−型単結晶シ
リコンエピタキシャル層Ｅpi中に、ｎ型，ｐ型の不純物
を選択的に導入することによって形成されたものであ
る。
【００１８】また、バイポーラトランジスタＱ１は、そ
の周囲をフィールド絶縁膜２３及び分離溝２４とで形成
されたアイソレーション領域によって囲まれ、他の能動
素子（例えば、ＭＯＳＦＥＴＭＰ１，ＭＮ１等）と電気
的に分離されている。 前記分離溝２４は、前記フィ−
ルド絶縁膜２３、エピタキシャル層Ｅｐｉ及びｎ型単結
晶シリコン膜８Ａを貫いて延在し、ＳＯＩ基板の絶縁膜
８Ｂに達している。 また、前記分離溝２４内には、シ
リコン酸化膜等の絶縁物が埋め込まれ、誘電分離構造を
成している。 尚、領域ＮＰＮのフィールド絶縁膜２３
の平面パターンは、図２において、ＮＰＮ−ＬＯＣＯＳ
で示されている。
の周囲をフィールド絶縁膜２３及び分離溝２４とで形成
されたアイソレーション領域によって囲まれ、他の能動
素子（例えば、ＭＯＳＦＥＴＭＰ１，ＭＮ１等）と電気
的に分離されている。 前記分離溝２４は、前記フィ−
ルド絶縁膜２３、エピタキシャル層Ｅｐｉ及びｎ型単結
晶シリコン膜８Ａを貫いて延在し、ＳＯＩ基板の絶縁膜
８Ｂに達している。 また、前記分離溝２４内には、シ
リコン酸化膜等の絶縁物が埋め込まれ、誘電分離構造を
成している。 尚、領域ＮＰＮのフィールド絶縁膜２３
の平面パターンは、図２において、ＮＰＮ−ＬＯＣＯＳ
で示されている。
【００１９】ＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ２
は、ｎ−型エピタキシャル層Ｅpi中に形成されたｎ型半
導体領域（ｎ型ウェル）２５Ａ，２５Ｂの主面部に設け
られている。 ＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ２
の夫々は、主にｎ型不純物を含む多結晶シリコン層から
なるゲート電極２６Ａ，２６Ｂと、ｐ＋型半導体領域か
らなる高濃度ソース・ドレイン領域２７Ａ，２７Ｂ，２
８Ａ，２８Ｂと、ゲート絶縁膜２９Ａ，２９Ｂとで構成
されている。 ＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ２
の夫々は、さらに、前記高濃度ソース・ドレイン領域よ
りも不純物濃度の低い、ｐ−型半導体領域からなる低濃
度ソース・ドレイン領域３０Ａ，３０Ｂを含み、いわゆ
るＬＤＤ（Lightly-Doped-Drain）構造をなしている。
さらに、前記ｎ型半導体領域２５Ａ，２５Ｂの下部に
は、前記ｎ型半導体領域２５Ａ，２５Ｂの抵抗値を低減
するために、前記ｎ型半導体領域２５Ａ，２５Ｂよりも
不純物濃度の高いｎ＋型半導体領域３１Ａ，３１Ｂが設
けられている。 前記ｎ＋型半導体領域３１Ａ，３１Ｂ
の夫々は、高エネルギ−のイオン打ち込みで形成され、
前記ｎ型半導体領域２５Ａ，２５Ｂと一体となってｎ型
ウェルを構成する。また、ｎ＋型半導体領域３１Ａ，３
１Ｂは高エネルギ−イオン打ち込みで形成するため、フ
ィ−ルド絶縁膜２３の下にも同時にｎ＋型半導体領域３
７が形成される。 ＰチャネルＭＯＳＦＥＴＭＰ１、Ｍ
Ｐ２の夫々は、その表面領域をフィ−ルド絶縁膜２３に
よって囲まれ、互いに分離されている。 尚、領域ＰＭ
ＯＳのフィ−ルド絶縁膜２３の平面パタ−ンは、図２に
おいてＰＭＯＳ−ＬＯＣＯＳで示されている。 前記ゲ
ート電極２６Ａ，２６Ｂの上部には絶縁膜３２が被覆さ
れ、また、そのゲート電極２６Ａ，２６Ｂの側部には、
絶縁膜からなるサイドウォールスペーサ３３が設けられ
ている。 前記サイドウォールスペーサ３３は、ゲート
電極の側壁と高濃度ソース・ドレイン領域との離隔寸法
を確保するために設けられる。 そして、さらに、前記
ソース・ドレイン領域２７Ａ，２８Ａには、絶縁膜３
４，１８，１９に設けられた接続孔ＣＯＮＴ４，ＣＯＮ
Ｔ５を介して、ソース・ドレイン電極３５Ａ，３６Ａが
接続され、同様に、前記ソース・ドレイン領域２７Ｂ，
２８Ｂには、絶縁膜３４，１８，１９に設けられた接続
孔ＣＯＮＴ６，ＣＯＮＴ７を介して、ソース・ドレイン
電極３５Ｂ，３６Ｂが接続されている。 これらソース
・ドレイン電極３５Ａ，３５Ｂ，３６Ａ，３６Ｂは、前
記バイポーラトランジスタＱ１のエミッタ、ベース及び
コレクタ電極と同一工程で形成される。 また、前記Ｐ
チャネルＭＯＳＦＥＴＭＰ１，ＭＰ２のゲート電極２６
Ａ，２６Ｂの夫々には、図示しないゲート配線が、ＣＯ
ＮＴ１２及びＣＯＮＴ１３を介して接続される。 前記
ゲート配線もまた、前記ソース・ドレイン電極と同一工
程により形成される。 また、前記ＰチャネルＭＯＳＦ
ＥＴＭＰ１，ＭＰ２のｎ型半導体領域２５Ａ，２５Ｂ及
び前記ｎ＋型半導体領域３１Ａ，３１Ｂ，には、回路の
ハイレベル側の電源電位（例えば、０Ｖ）が供給されて
いる。 前記ハイレベル側の電源電位は、図示しない電
源配線によりＣＯＮＴ１６を介して供給される。 前記
電源配線もまた、前記ソース・ドレイン電極と同一工程
により形成される。 また、領域ＰＭＯＳは、ＮＰＮバ
イポ−ラトランジスタと同様にフィールド絶縁膜２３、
シリコン酸化膜を埋め込んだ分離溝２４とで構成された
アイソレーション領域によって、他の能動素子（例え
ば、ＭＯＳＦＥＴＭＮ１，ＮＰＮバイポ−ラトランジス
タＱ１等）と電気的に分離されている。
は、ｎ−型エピタキシャル層Ｅpi中に形成されたｎ型半
導体領域（ｎ型ウェル）２５Ａ，２５Ｂの主面部に設け
られている。 ＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ２
の夫々は、主にｎ型不純物を含む多結晶シリコン層から
なるゲート電極２６Ａ，２６Ｂと、ｐ＋型半導体領域か
らなる高濃度ソース・ドレイン領域２７Ａ，２７Ｂ，２
８Ａ，２８Ｂと、ゲート絶縁膜２９Ａ，２９Ｂとで構成
されている。 ＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ２
の夫々は、さらに、前記高濃度ソース・ドレイン領域よ
りも不純物濃度の低い、ｐ−型半導体領域からなる低濃
度ソース・ドレイン領域３０Ａ，３０Ｂを含み、いわゆ
るＬＤＤ（Lightly-Doped-Drain）構造をなしている。
さらに、前記ｎ型半導体領域２５Ａ，２５Ｂの下部に
は、前記ｎ型半導体領域２５Ａ，２５Ｂの抵抗値を低減
するために、前記ｎ型半導体領域２５Ａ，２５Ｂよりも
不純物濃度の高いｎ＋型半導体領域３１Ａ，３１Ｂが設
けられている。 前記ｎ＋型半導体領域３１Ａ，３１Ｂ
の夫々は、高エネルギ−のイオン打ち込みで形成され、
前記ｎ型半導体領域２５Ａ，２５Ｂと一体となってｎ型
ウェルを構成する。また、ｎ＋型半導体領域３１Ａ，３
１Ｂは高エネルギ−イオン打ち込みで形成するため、フ
ィ−ルド絶縁膜２３の下にも同時にｎ＋型半導体領域３
７が形成される。 ＰチャネルＭＯＳＦＥＴＭＰ１、Ｍ
Ｐ２の夫々は、その表面領域をフィ−ルド絶縁膜２３に
よって囲まれ、互いに分離されている。 尚、領域ＰＭ
ＯＳのフィ−ルド絶縁膜２３の平面パタ−ンは、図２に
おいてＰＭＯＳ−ＬＯＣＯＳで示されている。 前記ゲ
ート電極２６Ａ，２６Ｂの上部には絶縁膜３２が被覆さ
れ、また、そのゲート電極２６Ａ，２６Ｂの側部には、
絶縁膜からなるサイドウォールスペーサ３３が設けられ
ている。 前記サイドウォールスペーサ３３は、ゲート
電極の側壁と高濃度ソース・ドレイン領域との離隔寸法
を確保するために設けられる。 そして、さらに、前記
ソース・ドレイン領域２７Ａ，２８Ａには、絶縁膜３
４，１８，１９に設けられた接続孔ＣＯＮＴ４，ＣＯＮ
Ｔ５を介して、ソース・ドレイン電極３５Ａ，３６Ａが
接続され、同様に、前記ソース・ドレイン領域２７Ｂ，
２８Ｂには、絶縁膜３４，１８，１９に設けられた接続
孔ＣＯＮＴ６，ＣＯＮＴ７を介して、ソース・ドレイン
電極３５Ｂ，３６Ｂが接続されている。 これらソース
・ドレイン電極３５Ａ，３５Ｂ，３６Ａ，３６Ｂは、前
記バイポーラトランジスタＱ１のエミッタ、ベース及び
コレクタ電極と同一工程で形成される。 また、前記Ｐ
チャネルＭＯＳＦＥＴＭＰ１，ＭＰ２のゲート電極２６
Ａ，２６Ｂの夫々には、図示しないゲート配線が、ＣＯ
ＮＴ１２及びＣＯＮＴ１３を介して接続される。 前記
ゲート配線もまた、前記ソース・ドレイン電極と同一工
程により形成される。 また、前記ＰチャネルＭＯＳＦ
ＥＴＭＰ１，ＭＰ２のｎ型半導体領域２５Ａ，２５Ｂ及
び前記ｎ＋型半導体領域３１Ａ，３１Ｂ，には、回路の
ハイレベル側の電源電位（例えば、０Ｖ）が供給されて
いる。 前記ハイレベル側の電源電位は、図示しない電
源配線によりＣＯＮＴ１６を介して供給される。 前記
電源配線もまた、前記ソース・ドレイン電極と同一工程
により形成される。 また、領域ＰＭＯＳは、ＮＰＮバ
イポ−ラトランジスタと同様にフィールド絶縁膜２３、
シリコン酸化膜を埋め込んだ分離溝２４とで構成された
アイソレーション領域によって、他の能動素子（例え
ば、ＭＯＳＦＥＴＭＮ１，ＮＰＮバイポ−ラトランジス
タＱ１等）と電気的に分離されている。
【００２０】ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２
は、ｎ−型エピタキシャル層Ｅpi中に形成されたｐ型半
導体領域（ｐ型ウェル）３９Ａ，３９Ｂの主面部に設け
られている。 ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２
夫々は、主にｎ型不純物を含む多結晶シリコン層からな
るゲート電極２６Ｃ，２６Ｄと、ｎ＋型半導体領域から
なる高濃度ソース・ドレイン領域４０Ａ，４０Ｂ，４１
Ａ，４１Ｂと、ゲート絶縁膜２９Ｃ，２９Ｄとで構成さ
れている。 ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２の
夫々は、さらに、前記高濃度ソース・ドレイン領域より
も不純物濃度の低い、ｎ−型半導体領域からなる低濃度
ソース・ドレイン領域４２Ａ，４２Ｂを含み、Ｐチャネ
ルＭＯＳＦＥＴと同じくＬＤＤ構造をなしている。 さ
らに、前記ｐ型半導体領域３９Ａ，３９Ｂの下部には、
前記ｐ型半導体領域３９Ａ，３９Ｂの抵抗値を低減する
ために、前記ｐ型半導体領域３９Ａ，３９Ｂよりも不純
物濃度の高いｐ＋型半導体領域４３Ａ，４３Ｂが設けら
れている。 前記ｐ＋型半導体領域４３Ａ，４３Ｂの夫
々は、高エネルギ−のイオン打ち込みで形成され、前記
ｐ型半導体領域３９Ａ，３９Ｂと一体となってｐ型ウェ
ルを構成する。 また、ｐ型半導体領域４３Ａ，４３Ｂ
は高エネルギ−イオン打ち込みで形成するため、フィ−
ルド絶縁膜２３の下にも同時にｐ＋型半導体領域４４が
形成される。ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２
は、その表面領域をフィ−ルド絶縁膜２３によって囲ま
れ、互いに分離されている。 尚、領域ＮＭＯＳのフィ
−ルド絶縁膜２３の平面パタ−ンは、図２においてＮＭ
ＯＳ−ＬＯＣＯＳで示されている。前記ゲート電極２６
Ｃ，２６Ｄの上面には絶縁膜３２が被覆され、また、そ
のゲート電極２６Ｃ，２６Ｄの側部には、絶縁膜からな
るサイドウォールスペーサ４６が設けられている。 前
記サイドウォールスペーサ４６は、ゲート電極の側壁と
高濃度ソース・ドレイン領域との離隔寸法を確保するた
めに設けられる。そして、さらに、前記ソース・ドレイ
ン領域４０Ａ，４１Ａには、絶縁膜３４，１８，１９に
設けられた接続孔ＣＯＮＴ８，ＣＯＮＴ９を介して、ソ
ース・ドレイン電極４７Ａ，４８Ａが接続され、同様
に、前記ソース・ドレイン領域４０Ｂ，４１Ｂには、絶
縁膜３４，１８，１９に設けられた接続孔ＣＯＮＴ１
０，ＣＯＮＴ１１を介して、ソース・ドレイン電極４７
Ｂ，４８Ｂが接続されている。これらソース・ドレイン
電極は、前記バイポーラトランジスタＱ１のエミッタ、
ベース及びコレクタ電極と同一工程で形成される。 ま
た、前記ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２のゲー
ト電極２６Ｃ，２６Ｄには、図示しないゲート配線が、
ＣＯＮＴ１４及びＣＯＮＴ１５を介して夫々接続され
る。 前記ゲート配線もまた、前記ソース・ドレイン電
極と同一工程により形成される。 また、前記Ｎチャネ
ルＭＯＳＦＥＴＭＮ１，ＭＮ２の形成領域であるｐ型半
導体領域３９Ａ，３９Ｂ及び前記ｐ＋型半導体領域４３
Ａ，４３Ｂには、回路のロウレベル側の電源電位（例え
ば、マイナス３Ｖ）が供給されている。 前記ロウレベ
ル側の電源電位は、図示しない電源配線によりＣＯＮＴ
１７を介して供給される。 前記電源配線もまた、前記
ソース・ドレイン電極と同一工程により形成される。ま
た、領域ＮＭＯＳは、ＮＰＮバイポ−ラトランジスタと
同様にフィールド絶縁膜２３，シリコン酸化膜を埋め込
んだ分離溝２４とで構成されたアイソレーション領域に
よって、他の能動素子（例えば、ＭＯＳＦＥＴＭＰ１，
ＮＰＮバイポ−ラトランジスタＱ１等）と電気的に分離
されている。
は、ｎ−型エピタキシャル層Ｅpi中に形成されたｐ型半
導体領域（ｐ型ウェル）３９Ａ，３９Ｂの主面部に設け
られている。 ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２
夫々は、主にｎ型不純物を含む多結晶シリコン層からな
るゲート電極２６Ｃ，２６Ｄと、ｎ＋型半導体領域から
なる高濃度ソース・ドレイン領域４０Ａ，４０Ｂ，４１
Ａ，４１Ｂと、ゲート絶縁膜２９Ｃ，２９Ｄとで構成さ
れている。 ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２の
夫々は、さらに、前記高濃度ソース・ドレイン領域より
も不純物濃度の低い、ｎ−型半導体領域からなる低濃度
ソース・ドレイン領域４２Ａ，４２Ｂを含み、Ｐチャネ
ルＭＯＳＦＥＴと同じくＬＤＤ構造をなしている。 さ
らに、前記ｐ型半導体領域３９Ａ，３９Ｂの下部には、
前記ｐ型半導体領域３９Ａ，３９Ｂの抵抗値を低減する
ために、前記ｐ型半導体領域３９Ａ，３９Ｂよりも不純
物濃度の高いｐ＋型半導体領域４３Ａ，４３Ｂが設けら
れている。 前記ｐ＋型半導体領域４３Ａ，４３Ｂの夫
々は、高エネルギ−のイオン打ち込みで形成され、前記
ｐ型半導体領域３９Ａ，３９Ｂと一体となってｐ型ウェ
ルを構成する。 また、ｐ型半導体領域４３Ａ，４３Ｂ
は高エネルギ−イオン打ち込みで形成するため、フィ−
ルド絶縁膜２３の下にも同時にｐ＋型半導体領域４４が
形成される。ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２
は、その表面領域をフィ−ルド絶縁膜２３によって囲ま
れ、互いに分離されている。 尚、領域ＮＭＯＳのフィ
−ルド絶縁膜２３の平面パタ−ンは、図２においてＮＭ
ＯＳ−ＬＯＣＯＳで示されている。前記ゲート電極２６
Ｃ，２６Ｄの上面には絶縁膜３２が被覆され、また、そ
のゲート電極２６Ｃ，２６Ｄの側部には、絶縁膜からな
るサイドウォールスペーサ４６が設けられている。 前
記サイドウォールスペーサ４６は、ゲート電極の側壁と
高濃度ソース・ドレイン領域との離隔寸法を確保するた
めに設けられる。そして、さらに、前記ソース・ドレイ
ン領域４０Ａ，４１Ａには、絶縁膜３４，１８，１９に
設けられた接続孔ＣＯＮＴ８，ＣＯＮＴ９を介して、ソ
ース・ドレイン電極４７Ａ，４８Ａが接続され、同様
に、前記ソース・ドレイン領域４０Ｂ，４１Ｂには、絶
縁膜３４，１８，１９に設けられた接続孔ＣＯＮＴ１
０，ＣＯＮＴ１１を介して、ソース・ドレイン電極４７
Ｂ，４８Ｂが接続されている。これらソース・ドレイン
電極は、前記バイポーラトランジスタＱ１のエミッタ、
ベース及びコレクタ電極と同一工程で形成される。 ま
た、前記ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２のゲー
ト電極２６Ｃ，２６Ｄには、図示しないゲート配線が、
ＣＯＮＴ１４及びＣＯＮＴ１５を介して夫々接続され
る。 前記ゲート配線もまた、前記ソース・ドレイン電
極と同一工程により形成される。 また、前記Ｎチャネ
ルＭＯＳＦＥＴＭＮ１，ＭＮ２の形成領域であるｐ型半
導体領域３９Ａ，３９Ｂ及び前記ｐ＋型半導体領域４３
Ａ，４３Ｂには、回路のロウレベル側の電源電位（例え
ば、マイナス３Ｖ）が供給されている。 前記ロウレベ
ル側の電源電位は、図示しない電源配線によりＣＯＮＴ
１７を介して供給される。 前記電源配線もまた、前記
ソース・ドレイン電極と同一工程により形成される。ま
た、領域ＮＭＯＳは、ＮＰＮバイポ−ラトランジスタと
同様にフィールド絶縁膜２３，シリコン酸化膜を埋め込
んだ分離溝２４とで構成されたアイソレーション領域に
よって、他の能動素子（例えば、ＭＯＳＦＥＴＭＰ１，
ＮＰＮバイポ−ラトランジスタＱ１等）と電気的に分離
されている。
【００２１】次に、図２及び図３に示したＢｉ−ＣＭＯ
Ｓ構成の半導体集積回路装置の具体的な製造方法につい
て、図４〜図２０（製造工程毎に示す要部断面図）を用
いて説明する。
Ｓ構成の半導体集積回路装置の具体的な製造方法につい
て、図４〜図２０（製造工程毎に示す要部断面図）を用
いて説明する。
【００２２】まず、図４に示すように、ＳＯＩ基板８を
用意する。このＳＯＩ基板８は、Ｐ型単結晶シリコン支
持基板８Ａ、シリコン酸化膜８Ｂ、Ｎ型単結晶シリコン
層８Ｃからなる。Ｐ型半導体支持基板８Ａは、例えば８
〜１２〔Ωｃｍ〕程度の抵抗値を有し、その膜厚は例え
ば５５０μｍ程度である。シリコン酸化膜８Ｂの膜厚
は、例えば５００ｎｍ程度である。 Ｎ型単結晶珪素膜
８Ｃは、例えば８〜１２〔Ωｃｍ〕程度の抵抗値を有
し、その膜厚は例えば１．５μｍ程度である。ＳＯＩ基
板８は、二枚のシリコンウエ−ハを前記シリコン酸化膜
８Ｂを介して、熱処理で貼り合わせた後、前記シリコン
ウエ−ハの一方側を所定の厚さまで研磨することにより
形成できる。
用意する。このＳＯＩ基板８は、Ｐ型単結晶シリコン支
持基板８Ａ、シリコン酸化膜８Ｂ、Ｎ型単結晶シリコン
層８Ｃからなる。Ｐ型半導体支持基板８Ａは、例えば８
〜１２〔Ωｃｍ〕程度の抵抗値を有し、その膜厚は例え
ば５５０μｍ程度である。シリコン酸化膜８Ｂの膜厚
は、例えば５００ｎｍ程度である。 Ｎ型単結晶珪素膜
８Ｃは、例えば８〜１２〔Ωｃｍ〕程度の抵抗値を有
し、その膜厚は例えば１．５μｍ程度である。ＳＯＩ基
板８は、二枚のシリコンウエ−ハを前記シリコン酸化膜
８Ｂを介して、熱処理で貼り合わせた後、前記シリコン
ウエ−ハの一方側を所定の厚さまで研磨することにより
形成できる。
【００２３】次に、図５に示すように、窒化珪素（Ｓｉ
Ｎ）膜等の耐酸化性マスク５０をバイポ−ラトランジス
タＱ１以外の領域のＳＯＩ基板８上に選択的に形成す
る。耐酸化性マスク５０のパタ−ニングには、フォトリ
ソグラフィ−技術で形成したエッチングマスク（フォト
レジスト）ＮＢＬを使用し、薄いシリコン酸化膜４９を
エッチングストッパ−膜として、ＲＩＥ（Reactive Ion
Etching）等の異方性エッチングで行う。 ここで、シ
リコン酸化膜４９の膜厚は、例えば２０ｎｍであり、耐
酸化性マスク５０は、窒化珪素膜をＣＶＤ(Chemical Va
por Deposition）法で堆積させ、５０〔ｎｍ〕程度の膜
厚であり、フォトレジストマスクＮＢＬの膜厚は１．０
μｍ程度である。 前記耐酸化性マスクの平面パタ−ン
は、図２のＮＢＬで示される。 次に、ｎ型不純物５１
をバイポーラトランジスタＱ１領域のＮ型単結晶珪素膜
８Ｃの主面部に選択的に導入する。 前記ｎ型不純物５
１は、例えば１０15〔atoms／ｃｍ2〕程度の不純物濃度
のアンチモン（Ｓｂ）を使用する。 この後、前記フォ
トレジストＮＢＬを除去する。 次に前記ｎ型不純物５
１に１２００℃程度の熱拡散処理を施し、前記Ｎ型単結
晶珪素膜８Ｃ中に引き伸し拡散を施こすことによって、
図６に示すように、ｎ＋型半導体領域からなるｎ＋型埋
込層１６を形成する。
Ｎ）膜等の耐酸化性マスク５０をバイポ−ラトランジス
タＱ１以外の領域のＳＯＩ基板８上に選択的に形成す
る。耐酸化性マスク５０のパタ−ニングには、フォトリ
ソグラフィ−技術で形成したエッチングマスク（フォト
レジスト）ＮＢＬを使用し、薄いシリコン酸化膜４９を
エッチングストッパ−膜として、ＲＩＥ（Reactive Ion
Etching）等の異方性エッチングで行う。 ここで、シ
リコン酸化膜４９の膜厚は、例えば２０ｎｍであり、耐
酸化性マスク５０は、窒化珪素膜をＣＶＤ(Chemical Va
por Deposition）法で堆積させ、５０〔ｎｍ〕程度の膜
厚であり、フォトレジストマスクＮＢＬの膜厚は１．０
μｍ程度である。 前記耐酸化性マスクの平面パタ−ン
は、図２のＮＢＬで示される。 次に、ｎ型不純物５１
をバイポーラトランジスタＱ１領域のＮ型単結晶珪素膜
８Ｃの主面部に選択的に導入する。 前記ｎ型不純物５
１は、例えば１０15〔atoms／ｃｍ2〕程度の不純物濃度
のアンチモン（Ｓｂ）を使用する。 この後、前記フォ
トレジストＮＢＬを除去する。 次に前記ｎ型不純物５
１に１２００℃程度の熱拡散処理を施し、前記Ｎ型単結
晶珪素膜８Ｃ中に引き伸し拡散を施こすことによって、
図６に示すように、ｎ＋型半導体領域からなるｎ＋型埋
込層１６を形成する。
【００２４】続いて、図６に示すように前記耐酸化性マ
スクから露出する前記Ｎ型単結晶珪素膜８Ｃの主面を熱
酸化することにより、シリコン酸化膜５２を選択的に形
成する。 この酸化膜５２の形成は、１０００℃程度の
高温度のスチ−ム酸化法により形成し、１５０〔ｎｍ〕
程度の膜厚で形成する。 この酸化膜５２の形成は、後
のフォトグラフィ−技術における合わせの位置決めに使
用される段差を形成する目的で行う。この後、前記耐酸
化性マスク５０及び酸化膜４９，５２を除去する。
スクから露出する前記Ｎ型単結晶珪素膜８Ｃの主面を熱
酸化することにより、シリコン酸化膜５２を選択的に形
成する。 この酸化膜５２の形成は、１０００℃程度の
高温度のスチ−ム酸化法により形成し、１５０〔ｎｍ〕
程度の膜厚で形成する。 この酸化膜５２の形成は、後
のフォトグラフィ−技術における合わせの位置決めに使
用される段差を形成する目的で行う。この後、前記耐酸
化性マスク５０及び酸化膜４９，５２を除去する。
【００２５】次に、図７に示すように、ＳＯＩ基板８の
主面上に、ｎ−型エピタキシャル層Ｅpiを成長させる。
ｎ−型エピタキシャル層Ｅpiは、単結晶シリコンで形
成され、例えば３〔Ωｃｍ〕程度の抵抗値を有し、例え
ば、０．７〔μｍ〕程度の膜厚で形成される。 このｎ
−型エピタキシャル層Ｅpiの成長によって、前記ｎ＋型
埋込層１６を形成するｎ型不純物がｎ−型エピタキシャ
ル層Ｅpiの下部にわき上り拡散される。 次に、窒化珪
素膜（ＳｉＮ）等の耐酸化性マスク５３をバイポーラト
ランジスタＱ１、ＰチャネルＭＯＳＦＥＴ領域ＰＭＯＳ
及びＮチャネルＭＯＳＦＥＴ領域ＮＭＯＳのｎ−型エピ
タキシャル層Ｅpi上に選択的に形成する。耐酸化性マス
ク５３のパタ−ニングには、フォトリソグラフィ−技術
で形成したエッチングマスク５４を使用し、シリコン酸
化膜５５をエッチングストッパ−膜として、ＲＩＥ等の
異方性エッチングで行う。 ここで、酸化膜５５の膜厚
は、例えば１０〜２０ｎｍであり、耐酸化性マスク５３
は、ＣＶＤ法で堆積させた１００〜２００〔ｎｍ〕程度
の膜厚の窒化珪素膜であり、フォトレジストマスク５４
の膜厚は１．０μｍ程度である。 前記耐酸化性マスク
５３の平面パタ−ンは、図２のＮＰＮ−ＬＯＣＯＳ，Ｐ
ＭＯＳ−ＬＯＣＯＳ，ＮＭＯＳ−ＬＯＣＯＳと同一のパ
タ−ンで夫々示される。 前記耐酸化性マスク５３のパ
タ−ニング後、前記フォトレジスト５４を除去する。
主面上に、ｎ−型エピタキシャル層Ｅpiを成長させる。
ｎ−型エピタキシャル層Ｅpiは、単結晶シリコンで形
成され、例えば３〔Ωｃｍ〕程度の抵抗値を有し、例え
ば、０．７〔μｍ〕程度の膜厚で形成される。 このｎ
−型エピタキシャル層Ｅpiの成長によって、前記ｎ＋型
埋込層１６を形成するｎ型不純物がｎ−型エピタキシャ
ル層Ｅpiの下部にわき上り拡散される。 次に、窒化珪
素膜（ＳｉＮ）等の耐酸化性マスク５３をバイポーラト
ランジスタＱ１、ＰチャネルＭＯＳＦＥＴ領域ＰＭＯＳ
及びＮチャネルＭＯＳＦＥＴ領域ＮＭＯＳのｎ−型エピ
タキシャル層Ｅpi上に選択的に形成する。耐酸化性マス
ク５３のパタ−ニングには、フォトリソグラフィ−技術
で形成したエッチングマスク５４を使用し、シリコン酸
化膜５５をエッチングストッパ−膜として、ＲＩＥ等の
異方性エッチングで行う。 ここで、酸化膜５５の膜厚
は、例えば１０〜２０ｎｍであり、耐酸化性マスク５３
は、ＣＶＤ法で堆積させた１００〜２００〔ｎｍ〕程度
の膜厚の窒化珪素膜であり、フォトレジストマスク５４
の膜厚は１．０μｍ程度である。 前記耐酸化性マスク
５３の平面パタ−ンは、図２のＮＰＮ−ＬＯＣＯＳ，Ｐ
ＭＯＳ−ＬＯＣＯＳ，ＮＭＯＳ−ＬＯＣＯＳと同一のパ
タ−ンで夫々示される。 前記耐酸化性マスク５３のパ
タ−ニング後、前記フォトレジスト５４を除去する。
【００２６】その後、図８に示すように、前記耐酸化性
マスクから露出するｎ−型エピタキシャル層Ｅpiの主面
を熱酸化することにより、酸化シリコン膜からなるフィ
ールド絶縁膜２３を選択的に形成する。 前記フィール
ド絶縁膜は、１０００〔℃〕程度の高温度のスチーム酸
化法により形成し、４００〔ｎｍ〕程度の膜厚で形成す
る。
マスクから露出するｎ−型エピタキシャル層Ｅpiの主面
を熱酸化することにより、酸化シリコン膜からなるフィ
ールド絶縁膜２３を選択的に形成する。 前記フィール
ド絶縁膜は、１０００〔℃〕程度の高温度のスチーム酸
化法により形成し、４００〔ｎｍ〕程度の膜厚で形成す
る。
【００２７】次に、図９に示すように、分離溝形成のた
めの多層構造マスクを形成する。この多層構造マスク
は、ＳＯＩ基板８上に多結晶シリコン膜５６及びシリコ
ン酸化膜５７を順次形成した後、フォトレジストマスク
５８を使用して、ＲＩＥ等の異方性エッチングによっ
て、前記シリコン酸化膜５７及び前記多結晶シリコン膜
５６を順次エッチングすることにより形成できる。ここ
で、多結晶シリコン膜５６及びシリコン酸化膜５７は、
ＣＶＤ法を用いて堆積させ、夫々膜厚は例えば２００
〔ｎｍ〕，３００〔ｎｍ〕程度である。 また、フォト
レジストマスク５７の膜厚は、１．０〔μｍ〕程度であ
る。 前記多層構造マスクの平面的な開口パタ−ンは、
図２の斜線ＴＲ１，ＴＲ２で示されている。 また、こ
の分離溝形成用のマスクの開口幅は、例えば０．４〔μ
ｍ〕程度である。 この後、前記レジストマスク５８を
除去する。
めの多層構造マスクを形成する。この多層構造マスク
は、ＳＯＩ基板８上に多結晶シリコン膜５６及びシリコ
ン酸化膜５７を順次形成した後、フォトレジストマスク
５８を使用して、ＲＩＥ等の異方性エッチングによっ
て、前記シリコン酸化膜５７及び前記多結晶シリコン膜
５６を順次エッチングすることにより形成できる。ここ
で、多結晶シリコン膜５６及びシリコン酸化膜５７は、
ＣＶＤ法を用いて堆積させ、夫々膜厚は例えば２００
〔ｎｍ〕，３００〔ｎｍ〕程度である。 また、フォト
レジストマスク５７の膜厚は、１．０〔μｍ〕程度であ
る。 前記多層構造マスクの平面的な開口パタ−ンは、
図２の斜線ＴＲ１，ＴＲ２で示されている。 また、こ
の分離溝形成用のマスクの開口幅は、例えば０．４〔μ
ｍ〕程度である。 この後、前記レジストマスク５８を
除去する。
【００２８】次に、図１０に示すように、前記シリコン
酸化膜５７をエッチングマスクとして、エピタキシャル
層Ｅｐｉ、ｎ＋埋込層１６及びＮ型単結晶珪素膜８Ｃを
ＲＩＥ等の異方性エッチングにより順次エッチングし、
シリコン酸化膜８Ｂに達する分離溝２４を形成する。
ここで、前記シリコン酸化膜５６は、素子領域の保護膜
としても機能する。 前記分離溝２４の平面レイアウト
は、図１に示したようにバイポ−ラトランジスタ及びＮ
チャネルＭＯＳＦＥＴの形成領域のみを囲むようになっ
ている。 この理由は、全素子領域を溝によって分離す
ると、各素子のレイアウトによっては、前記溝によって
囲まれた電位の固定されない領域が形成される恐れがあ
り、雑音、寄生容量の増大につながる可能性がある。
また、ウェル給電のための電源配線の引き回しが困難に
なる恐れがあるからである。 本実施例では、溝で囲む
領域をバイポ−ラトランジスタ及びＮチャネルＭＯＳＦ
ＥＴのみに限定し、残りの領域をＰチャネルＭＯＳＦＥ
Ｔの形成領域としたので、前記溝によって囲まれた電位
の固定されない領域が形成されることはないので雑音、
寄生容量、電源配線の引き回しの問題を解決できる。
酸化膜５７をエッチングマスクとして、エピタキシャル
層Ｅｐｉ、ｎ＋埋込層１６及びＮ型単結晶珪素膜８Ｃを
ＲＩＥ等の異方性エッチングにより順次エッチングし、
シリコン酸化膜８Ｂに達する分離溝２４を形成する。
ここで、前記シリコン酸化膜５６は、素子領域の保護膜
としても機能する。 前記分離溝２４の平面レイアウト
は、図１に示したようにバイポ−ラトランジスタ及びＮ
チャネルＭＯＳＦＥＴの形成領域のみを囲むようになっ
ている。 この理由は、全素子領域を溝によって分離す
ると、各素子のレイアウトによっては、前記溝によって
囲まれた電位の固定されない領域が形成される恐れがあ
り、雑音、寄生容量の増大につながる可能性がある。
また、ウェル給電のための電源配線の引き回しが困難に
なる恐れがあるからである。 本実施例では、溝で囲む
領域をバイポ−ラトランジスタ及びＮチャネルＭＯＳＦ
ＥＴのみに限定し、残りの領域をＰチャネルＭＯＳＦＥ
Ｔの形成領域としたので、前記溝によって囲まれた電位
の固定されない領域が形成されることはないので雑音、
寄生容量、電源配線の引き回しの問題を解決できる。
【００２９】次に、図１１に示すように、分離溝２４内
に絶縁物５８を埋め込む。 この絶縁物５８は、ＣＶＤ
技術を用い、シリコン酸化膜を５００〔ｎｍ〕程度の膜
厚で分離溝２４を含むＳＯＩ基板８の全面上に堆積させ
た後、ＲＩＥ等の異方性エッチングによる全面エッチバ
ックによって前記分離溝２４内に埋込形成できる。ま
た、１回の全面エッチバックによって表面の平坦化が困
難であるため、再度、絶縁物を同様に５００〔ｎｍ〕程
度堆積させた後、２回目のエッチバックを行い絶縁物５
９を分離溝２４の表面部に埋込形成する。ここで、前記
多結晶シリコン膜５６は２度の全面エッチバックのため
のストッパ−膜として機能する。 また、前記酸化珪素
膜５７は１回目の全面エッチングの時にオ−バ−エッチ
され除去される。 このように、前記分離溝２４内に絶
縁物を埋め込むことによって、誘電体分離構造が完成す
る。 尚、前記埋込絶縁物の代替として、多結晶シリコ
ンを埋め込んでも良い。 この場合には、前記多結晶シ
リコンを埋め込む以前に分離溝２４の内面を選択酸化し
てシリコン酸化膜を形成しておく必要がある。
に絶縁物５８を埋め込む。 この絶縁物５８は、ＣＶＤ
技術を用い、シリコン酸化膜を５００〔ｎｍ〕程度の膜
厚で分離溝２４を含むＳＯＩ基板８の全面上に堆積させ
た後、ＲＩＥ等の異方性エッチングによる全面エッチバ
ックによって前記分離溝２４内に埋込形成できる。ま
た、１回の全面エッチバックによって表面の平坦化が困
難であるため、再度、絶縁物を同様に５００〔ｎｍ〕程
度堆積させた後、２回目のエッチバックを行い絶縁物５
９を分離溝２４の表面部に埋込形成する。ここで、前記
多結晶シリコン膜５６は２度の全面エッチバックのため
のストッパ−膜として機能する。 また、前記酸化珪素
膜５７は１回目の全面エッチングの時にオ−バ−エッチ
され除去される。 このように、前記分離溝２４内に絶
縁物を埋め込むことによって、誘電体分離構造が完成す
る。 尚、前記埋込絶縁物の代替として、多結晶シリコ
ンを埋め込んでも良い。 この場合には、前記多結晶シ
リコンを埋め込む以前に分離溝２４の内面を選択酸化し
てシリコン酸化膜を形成しておく必要がある。
【００３０】この後、前記多結晶シリコン膜５６及び窒
化珪素膜５３を除去する。 次に、バイポーラトランジ
スタＱ１の形成領域に選択的に高濃度のｎ型不純物が導
入し、図１２に示すように、ｎ＋型半導体領域からなる
バイポーラトランジスタＱ１のコレクタ引出し領域１７
を形成する。 前記コレクタ引出し領域１７は、その底
面が前記ｎ＋型埋込層１６に接触するように設けられ、
コレクタ直列抵抗をｎ＋型埋込層１６とともに低減す
る。 このように、Ｂｉ−ＣＭＯＳ構成の半導体集積回
路装置の下地としての基板（ＳＯＩ基板８，ｎ−型エピ
タキシャル層Ｅpi等を含む）が完成する。
化珪素膜５３を除去する。 次に、バイポーラトランジ
スタＱ１の形成領域に選択的に高濃度のｎ型不純物が導
入し、図１２に示すように、ｎ＋型半導体領域からなる
バイポーラトランジスタＱ１のコレクタ引出し領域１７
を形成する。 前記コレクタ引出し領域１７は、その底
面が前記ｎ＋型埋込層１６に接触するように設けられ、
コレクタ直列抵抗をｎ＋型埋込層１６とともに低減す
る。 このように、Ｂｉ−ＣＭＯＳ構成の半導体集積回
路装置の下地としての基板（ＳＯＩ基板８，ｎ−型エピ
タキシャル層Ｅpi等を含む）が完成する。
【００３１】次に、図１２に示すように領域ＮＭＯＳの
ｎ−型エピタキシャル層Ｅpiの主面部に、ｐ型不純物６
１，６２，６３の夫々をイオン打ち込みする。 前記ｐ
型不純物６１，６２，６３は、フォトレジストマスク６
０を不純物導入のマスクとして使用する。 このレジス
トマスク６０の平面レイアウトパタ−ンは、図２のＩＭ
でその開口部が示され、分離溝２４によって合わせの位
置決めを行う。 この実施例では、ＮチャネルＭＯＳＦ
ＥＴＭＮ１，ＭＮ２の形成領域であるｐ型ウェルの形成
を２回のイオン打ち込み工程に分けて行う。 つまり、
浅いｐ型ウェル３９Ａ，３９Ｂ形成用のｐ型不純物６１
のイオン打ち込み工程と、深いｐ型ウェル４３Ａ，４３
Ｂ形成用のｐ型不純物６２のイオン打ち込み工程とがあ
る。 また、前記深いｐ型ウェル４３Ａ，４３Ｂ形成用
のｐ型不純物６２は、アイソレ−ション領域であるフィ
−ルド酸化膜２３の下部にも同時に導入され、チャンネ
ルストッパ−として機能するｐ型半導体領域４４を形成
する。 前記ｐ型不純物６１，６２の導入条件は、デバ
イス特性、素子分離特性によって、その後の熱処理を考
慮して最適化されるが、その一例を示すと、ｐ型不純物
６１は、例えば１０12〔atoms／ｃｍ2〕程度の不純物濃
度のフッ化ホウ素（ＢＦ2）を使用し、６０〔ＫｅＶ〕
程度のエネルギのイオン打込法で導入する。 また、深
いｐ型ウェル４３Ａ，４３Ｂ及びｐ型半導体領域４４形
成用のｐ型不純物６２は、例えば５×１０12〔atoms／
ｃｍ2〕程度の不純物濃度のボロン（Ｂ）を使用し、１
５０〔ＫｅＶ〕程度の高エネルギのイオン打込法で導入
する。 また、同一のフォトレジストマスク６０によっ
てＮチャネルＭＯＳＦＥＴのしきい値電圧調整用のｐ型
不純物６３の導入を行う。 このｐ型不純物６３の導入
は、例えば５×１０12〔atoms／ｃｍ2〕程度の不純物濃
度のフッ化ホウ素（ＢＦ2）を使用し、８０〔ＫｅＶ〕
程度のエネルギのイオン打込法で行う。 また、前記ｐ
型ウェルは、一回のイオン打ち込み工程により形成して
もよく、また、三回以上のイオン打ち込み工程により形
成してもよい。 このように、本発明においては、素子
分離領域であるフィ−ルド酸化膜及び分離溝を形成した
後、ウェル形成用の不純物を導入しているので、ウェル
形成時の熱処理によってウェルの不純物が横方向に拡散
することを、前記分離溝によって、抑制することが可能
である。 さらに、前記ウェルは、フィ−ルド酸化膜及
び分離溝に対し、自己整合で形成することができるの
で、高集積化が達成できる。 また、ウェル形成用の不
純物をフィ−ルド酸化膜を通す高エネルギのイオン打込
みにより導入するので、フィ−ルド酸化膜の下部にチャ
ンネルストッパ領域を同時に形成することができる。
従って、製造工程を簡略化できる利点がある。 また、
前記チャンネルストッパ領域は、フィ−ルド酸化膜形成
後に、フィ−ルド酸化膜を通すｐ型不純物の高エネルギ
のイオン打込みにより形成されるので、フィ−ルド酸化
膜形成時の高温、長時間の熱履歴を受けることがない。
従って、チャンネルストッパ領域の不純物がＭＯＳＦ
ＥＴのチャンネル方向にしみだすことを防止できるの
で、ＭＯＳＦＥＴのしきい値電圧の制御性を向上し、電
気的信頼性を向上することができる。
ｎ−型エピタキシャル層Ｅpiの主面部に、ｐ型不純物６
１，６２，６３の夫々をイオン打ち込みする。 前記ｐ
型不純物６１，６２，６３は、フォトレジストマスク６
０を不純物導入のマスクとして使用する。 このレジス
トマスク６０の平面レイアウトパタ−ンは、図２のＩＭ
でその開口部が示され、分離溝２４によって合わせの位
置決めを行う。 この実施例では、ＮチャネルＭＯＳＦ
ＥＴＭＮ１，ＭＮ２の形成領域であるｐ型ウェルの形成
を２回のイオン打ち込み工程に分けて行う。 つまり、
浅いｐ型ウェル３９Ａ，３９Ｂ形成用のｐ型不純物６１
のイオン打ち込み工程と、深いｐ型ウェル４３Ａ，４３
Ｂ形成用のｐ型不純物６２のイオン打ち込み工程とがあ
る。 また、前記深いｐ型ウェル４３Ａ，４３Ｂ形成用
のｐ型不純物６２は、アイソレ−ション領域であるフィ
−ルド酸化膜２３の下部にも同時に導入され、チャンネ
ルストッパ−として機能するｐ型半導体領域４４を形成
する。 前記ｐ型不純物６１，６２の導入条件は、デバ
イス特性、素子分離特性によって、その後の熱処理を考
慮して最適化されるが、その一例を示すと、ｐ型不純物
６１は、例えば１０12〔atoms／ｃｍ2〕程度の不純物濃
度のフッ化ホウ素（ＢＦ2）を使用し、６０〔ＫｅＶ〕
程度のエネルギのイオン打込法で導入する。 また、深
いｐ型ウェル４３Ａ，４３Ｂ及びｐ型半導体領域４４形
成用のｐ型不純物６２は、例えば５×１０12〔atoms／
ｃｍ2〕程度の不純物濃度のボロン（Ｂ）を使用し、１
５０〔ＫｅＶ〕程度の高エネルギのイオン打込法で導入
する。 また、同一のフォトレジストマスク６０によっ
てＮチャネルＭＯＳＦＥＴのしきい値電圧調整用のｐ型
不純物６３の導入を行う。 このｐ型不純物６３の導入
は、例えば５×１０12〔atoms／ｃｍ2〕程度の不純物濃
度のフッ化ホウ素（ＢＦ2）を使用し、８０〔ＫｅＶ〕
程度のエネルギのイオン打込法で行う。 また、前記ｐ
型ウェルは、一回のイオン打ち込み工程により形成して
もよく、また、三回以上のイオン打ち込み工程により形
成してもよい。 このように、本発明においては、素子
分離領域であるフィ−ルド酸化膜及び分離溝を形成した
後、ウェル形成用の不純物を導入しているので、ウェル
形成時の熱処理によってウェルの不純物が横方向に拡散
することを、前記分離溝によって、抑制することが可能
である。 さらに、前記ウェルは、フィ−ルド酸化膜及
び分離溝に対し、自己整合で形成することができるの
で、高集積化が達成できる。 また、ウェル形成用の不
純物をフィ−ルド酸化膜を通す高エネルギのイオン打込
みにより導入するので、フィ−ルド酸化膜の下部にチャ
ンネルストッパ領域を同時に形成することができる。
従って、製造工程を簡略化できる利点がある。 また、
前記チャンネルストッパ領域は、フィ−ルド酸化膜形成
後に、フィ−ルド酸化膜を通すｐ型不純物の高エネルギ
のイオン打込みにより形成されるので、フィ−ルド酸化
膜形成時の高温、長時間の熱履歴を受けることがない。
従って、チャンネルストッパ領域の不純物がＭＯＳＦ
ＥＴのチャンネル方向にしみだすことを防止できるの
で、ＭＯＳＦＥＴのしきい値電圧の制御性を向上し、電
気的信頼性を向上することができる。
【００３２】次に、図１３に示すように、領域ＰＭＯＳ
のｎ−型エピタキシャル層Ｅpiの主面部に、ｎ型不純物
６５，６６の夫々をイオン打ち込みする。 前記ｎ型不
純物６５，６６は、フォトレジストマスク６４を不純物
導入のマスクとして使用する。 このレジストマスク６
４は、領域ＮＰＮ及びＮＭＯＳを選択的に覆うように設
けられ、分離溝２４によって合わせの位置決めを行う。
この実施例では、ＰチャネルＭＯＳＦＥＴＭＰ１，Ｍ
Ｐ２の形成領域であるｎ型ウェルの形成を２回のイオン
打ち込み工程に分けて行う。 つまり、浅いｎ型ウェル
２５Ａ，２５Ｂ形成用のｎ型不純物６５のイオン打ち込
み工程と、深いｎ型ウェル３１Ａ，３１Ｂ形成用のｎ型
不純物６６のイオン打ち込み工程とがある。 また、前
記深いｎ型ウェル３１Ａ，３１Ｂ形成用のｎ型不純物６
６は、アイソレ−ション領域であるフィ−ルド酸化膜２
３の下部にも同時に導入され、チャンネルストッパ−と
して機能するｎ型半導体領域４４を形成する。 このｎ
型不純物の導入条件は、デバイス特性、素子分離特性に
よって、その後の熱処理を考慮して最適化される。前記
ｎ型不純物６５は、例えば１０12〔atoms／ｃｍ2〕程度
の不純物濃度のリン（Ｐ）を使用し、１２０〔ＫｅＶ〕
程度のエネルギのイオン打込法で導入する。前記ｎ型不
純物６６は、例えば５×１０12〔atoms／ｃｍ2〕程度の
不純物濃度の２価のリン（Ｐ）イオンを使用し、１価の
リンイオン換算で３００〔ＫｅＶ〕程度のエネルギのイ
オン打込法で導入する。 また、同一のフォトレジスト
マスク６４を使用し、ＰチャネルＭＯＳＦＥＴのしきい
値電圧調整用のｐ型不純物６７の導入を行う。 このｐ
型不純物６７の導入は、例えば５×１０12〔atoms／ｃ
ｍ2〕程度の不純物濃度のフッ化ホウ素（ＢＦ2）を使用
し、３０〔ＫｅＶ〕程度のエネルギのイオン打込法で行
う。 前記ｐ型不純物６７の導入は、前記ＮチャネルＭ
ＯＳＦＥＴのしきい値電圧調整用のｐ型不純物６３と共
通化することができ、その場合には、アイソレ−ション
領域を形成した後に、領域ＮＰＮのみを選択的に覆うフ
ォトレジストマスクを使用し、一括して領域ＮＭＯＳ，
ＰＭＯＳに所定の不純物濃度のｐ型不純物をイオン打ち
込みすればよい。 また、一般に、砒素、アンチモン、
リン等のｎ型不純物は、ボロン等のｐ型不純物に比較し
て、その質量が大きい。 このため、ｎ型不純物の高エ
ネルギのイオン打込みによる高濃度埋込層の形成は難し
い。 しかしながら、本実施例ではウェル形成の下地と
してのエピタキシャル層Ｅｐｉ及び上層基板（ｎ型シリ
コン層８Ｃ）の導電型をｎ型に設定することで、前記深
いｎ型ウェル３１Ａ，３１Ｂ形成用のｎ型不純物６６の
不純物濃度を、高エネルギのイオン打込みが可能な程度
まで低濃度化している。 つまり、高エネルギのイオン
打込みを使用する場合には、下地としての基板を予めｎ
型化しておくことが重要である。
のｎ−型エピタキシャル層Ｅpiの主面部に、ｎ型不純物
６５，６６の夫々をイオン打ち込みする。 前記ｎ型不
純物６５，６６は、フォトレジストマスク６４を不純物
導入のマスクとして使用する。 このレジストマスク６
４は、領域ＮＰＮ及びＮＭＯＳを選択的に覆うように設
けられ、分離溝２４によって合わせの位置決めを行う。
この実施例では、ＰチャネルＭＯＳＦＥＴＭＰ１，Ｍ
Ｐ２の形成領域であるｎ型ウェルの形成を２回のイオン
打ち込み工程に分けて行う。 つまり、浅いｎ型ウェル
２５Ａ，２５Ｂ形成用のｎ型不純物６５のイオン打ち込
み工程と、深いｎ型ウェル３１Ａ，３１Ｂ形成用のｎ型
不純物６６のイオン打ち込み工程とがある。 また、前
記深いｎ型ウェル３１Ａ，３１Ｂ形成用のｎ型不純物６
６は、アイソレ−ション領域であるフィ−ルド酸化膜２
３の下部にも同時に導入され、チャンネルストッパ−と
して機能するｎ型半導体領域４４を形成する。 このｎ
型不純物の導入条件は、デバイス特性、素子分離特性に
よって、その後の熱処理を考慮して最適化される。前記
ｎ型不純物６５は、例えば１０12〔atoms／ｃｍ2〕程度
の不純物濃度のリン（Ｐ）を使用し、１２０〔ＫｅＶ〕
程度のエネルギのイオン打込法で導入する。前記ｎ型不
純物６６は、例えば５×１０12〔atoms／ｃｍ2〕程度の
不純物濃度の２価のリン（Ｐ）イオンを使用し、１価の
リンイオン換算で３００〔ＫｅＶ〕程度のエネルギのイ
オン打込法で導入する。 また、同一のフォトレジスト
マスク６４を使用し、ＰチャネルＭＯＳＦＥＴのしきい
値電圧調整用のｐ型不純物６７の導入を行う。 このｐ
型不純物６７の導入は、例えば５×１０12〔atoms／ｃ
ｍ2〕程度の不純物濃度のフッ化ホウ素（ＢＦ2）を使用
し、３０〔ＫｅＶ〕程度のエネルギのイオン打込法で行
う。 前記ｐ型不純物６７の導入は、前記ＮチャネルＭ
ＯＳＦＥＴのしきい値電圧調整用のｐ型不純物６３と共
通化することができ、その場合には、アイソレ−ション
領域を形成した後に、領域ＮＰＮのみを選択的に覆うフ
ォトレジストマスクを使用し、一括して領域ＮＭＯＳ，
ＰＭＯＳに所定の不純物濃度のｐ型不純物をイオン打ち
込みすればよい。 また、一般に、砒素、アンチモン、
リン等のｎ型不純物は、ボロン等のｐ型不純物に比較し
て、その質量が大きい。 このため、ｎ型不純物の高エ
ネルギのイオン打込みによる高濃度埋込層の形成は難し
い。 しかしながら、本実施例ではウェル形成の下地と
してのエピタキシャル層Ｅｐｉ及び上層基板（ｎ型シリ
コン層８Ｃ）の導電型をｎ型に設定することで、前記深
いｎ型ウェル３１Ａ，３１Ｂ形成用のｎ型不純物６６の
不純物濃度を、高エネルギのイオン打込みが可能な程度
まで低濃度化している。 つまり、高エネルギのイオン
打込みを使用する場合には、下地としての基板を予めｎ
型化しておくことが重要である。
【００３３】このように、素子分離領域であるフィ−ル
ド酸化膜及び分離溝を形成した後、ＰチャネルＭＯＳＦ
ＥＴの形成領域であるｎ型ウェル形成用の不純物を導入
しているので、上記ｐ型ウェル形成時と同様の効果を得
ることができる。 また、前記ｎ型ウェルとｐ型ウェル
の形成領域は、予めアイソレ−ション領域である分離溝
によって互いに分離されているため、前記ｎ型ウェルと
ｐ型ウェルの不純物が相互拡散することはない。 従っ
て、ｎ型ウェルとｐ型ウェルとの境界部に導電型が不明
な曖昧な領域（不純物プロファイルの不明確な領域）が
形成されることを防止できるので、ＣＭＯＳを有する半
導体集積回路装置の電気的信頼性を向上すると共に、高
集積化を図ることができる。
ド酸化膜及び分離溝を形成した後、ＰチャネルＭＯＳＦ
ＥＴの形成領域であるｎ型ウェル形成用の不純物を導入
しているので、上記ｐ型ウェル形成時と同様の効果を得
ることができる。 また、前記ｎ型ウェルとｐ型ウェル
の形成領域は、予めアイソレ−ション領域である分離溝
によって互いに分離されているため、前記ｎ型ウェルと
ｐ型ウェルの不純物が相互拡散することはない。 従っ
て、ｎ型ウェルとｐ型ウェルとの境界部に導電型が不明
な曖昧な領域（不純物プロファイルの不明確な領域）が
形成されることを防止できるので、ＣＭＯＳを有する半
導体集積回路装置の電気的信頼性を向上すると共に、高
集積化を図ることができる。
【００３４】次に、図１４に示すように、ｎ型ウェル２
５Ａ，２５Ｂ及びｐ型ウェル３９Ａ，３９Ｂの夫々の主
面上にゲート絶縁膜２９Ａ〜Ｄを形成する。このゲート
絶縁膜２９Ａ〜Ｄは、例えば８００〜９００〔℃〕程度
の高温度のスチーム酸化法で形成し、１０〜２０〔ｎ
ｍ〕程度の膜厚で形成する。 次に、ゲート絶縁膜２９
Ａ〜Ｄ上を含むＳＯＩ基板の全面上に多結晶シリコン膜
を形成する。 前記多結晶シリコン膜は、ＣＶＤ法で堆
積させ、２００〜３００〔ｎｍ〕程度の膜厚で形成す
る。前記多結晶シリコン膜には、熱拡散法あるいは、イ
オン打込法により、抵抗値を低減するｎ型不純物（例え
ばリン（Ｐ））が導入される。 次に、前記多結晶シリ
コン膜上の全面に絶縁膜３２を形成する。 この絶縁膜
３２は、ＣＶＤ法で堆積した１００〜２００〔ｎｍ〕程
度の酸化シリコン膜で形成する。 次に、前記絶縁膜３
２及び前記多結晶シリコン膜の夫々を所定の形状に順次
エッチングし、ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２
及びＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ２のゲート電
極２６Ａ〜Ｄを夫々形成する。 前記エッチングは、フ
ォトリソグラフィ技術で形成したエッチングマスクを使
用し、ＲＩＥ等の異方性エッチングで行う。 前記各ゲ
ート電極の平面パターンは、図２においてＧＡＴＥ１〜
４で示されている。 次に、前記ゲート電極２６Ｃ，２
６Ｄの夫々から露出する前記ｐ型ウェル３９Ａ，３９Ｂ
の夫々の主面部にｎ型不純物を選択的に導入する。この
ｎ型不純物は、例えば、１×１０13〔atoms／ｃｍ2〕程
度の不純物濃度のリン（Ｐ）を使用し、５０〔ＫｅＶ〕
程度のエネルギのイオン打込法で導入する。前記ｎ型不
純物は、ゲート電極２６Ｃ，２６Ｄの夫々に対して、自
己整合で導入される。 このｎ型不純物は、比較的低濃
度で導入されるので、ＮチャネルＭＯＳＦＥＴＭＮ１，
ＭＮ２の夫々をＬＤＤ構造で形成することができる。こ
のｎ型不純物の導入により、ｎ型半導体領域からなる低
濃度ソース・ドレイン領域４２Ａ，４２Ｂが夫々形成さ
れる。 次に、前記低濃度ソース・ドレイン領域４２
Ａ，４２Ｂの形成と同様に、前記ゲート電極２６Ａ，２
６Ｂから露出する前記ｎ型ウェル２５Ａ，２５Ｂの夫々
の主面部に、ｐ型不純物を選択的に導入することによっ
て、ＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ２の低濃度ソ
ース・ドレイン領域３０Ａ，３０Ｂを形成する。 この
Ｐ型不純物は、１×１０13〔atoms／ｃｍ2〕程度の不純
物濃度のフッ化ホウ素（ＢＦ2）を使用し、４０〔Ｋｅ
Ｖ〕程度のエネルギのイオン打込法により導入される。
このｐ型不純物は、前記ゲート電極２６Ａ，２６Ｂに
対して自己整合で導入される。
５Ａ，２５Ｂ及びｐ型ウェル３９Ａ，３９Ｂの夫々の主
面上にゲート絶縁膜２９Ａ〜Ｄを形成する。このゲート
絶縁膜２９Ａ〜Ｄは、例えば８００〜９００〔℃〕程度
の高温度のスチーム酸化法で形成し、１０〜２０〔ｎ
ｍ〕程度の膜厚で形成する。 次に、ゲート絶縁膜２９
Ａ〜Ｄ上を含むＳＯＩ基板の全面上に多結晶シリコン膜
を形成する。 前記多結晶シリコン膜は、ＣＶＤ法で堆
積させ、２００〜３００〔ｎｍ〕程度の膜厚で形成す
る。前記多結晶シリコン膜には、熱拡散法あるいは、イ
オン打込法により、抵抗値を低減するｎ型不純物（例え
ばリン（Ｐ））が導入される。 次に、前記多結晶シリ
コン膜上の全面に絶縁膜３２を形成する。 この絶縁膜
３２は、ＣＶＤ法で堆積した１００〜２００〔ｎｍ〕程
度の酸化シリコン膜で形成する。 次に、前記絶縁膜３
２及び前記多結晶シリコン膜の夫々を所定の形状に順次
エッチングし、ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２
及びＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ２のゲート電
極２６Ａ〜Ｄを夫々形成する。 前記エッチングは、フ
ォトリソグラフィ技術で形成したエッチングマスクを使
用し、ＲＩＥ等の異方性エッチングで行う。 前記各ゲ
ート電極の平面パターンは、図２においてＧＡＴＥ１〜
４で示されている。 次に、前記ゲート電極２６Ｃ，２
６Ｄの夫々から露出する前記ｐ型ウェル３９Ａ，３９Ｂ
の夫々の主面部にｎ型不純物を選択的に導入する。この
ｎ型不純物は、例えば、１×１０13〔atoms／ｃｍ2〕程
度の不純物濃度のリン（Ｐ）を使用し、５０〔ＫｅＶ〕
程度のエネルギのイオン打込法で導入する。前記ｎ型不
純物は、ゲート電極２６Ｃ，２６Ｄの夫々に対して、自
己整合で導入される。 このｎ型不純物は、比較的低濃
度で導入されるので、ＮチャネルＭＯＳＦＥＴＭＮ１，
ＭＮ２の夫々をＬＤＤ構造で形成することができる。こ
のｎ型不純物の導入により、ｎ型半導体領域からなる低
濃度ソース・ドレイン領域４２Ａ，４２Ｂが夫々形成さ
れる。 次に、前記低濃度ソース・ドレイン領域４２
Ａ，４２Ｂの形成と同様に、前記ゲート電極２６Ａ，２
６Ｂから露出する前記ｎ型ウェル２５Ａ，２５Ｂの夫々
の主面部に、ｐ型不純物を選択的に導入することによっ
て、ＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ２の低濃度ソ
ース・ドレイン領域３０Ａ，３０Ｂを形成する。 この
Ｐ型不純物は、１×１０13〔atoms／ｃｍ2〕程度の不純
物濃度のフッ化ホウ素（ＢＦ2）を使用し、４０〔Ｋｅ
Ｖ〕程度のエネルギのイオン打込法により導入される。
このｐ型不純物は、前記ゲート電極２６Ａ，２６Ｂに
対して自己整合で導入される。
【００３５】次に、図１５に示すように前記ゲート電極
２６Ａ，２６Ｂ，２６Ｃ，２６Ｄの夫々の側部に、サイ
ドウォールスペーサ３３，４６を形成する。サイドウォ
ールスペーサ３３，４６は、基板の全面上に酸化シリコ
ン膜を堆積し、この酸化珪素膜を堆積した膜厚に相当す
る分、ＲＩＥ等の異方性エッチングによりエッチバック
を施こすことにより形成することができる。 サイドウ
ォールスペーサ３３，４６の酸化シリコン膜は、無機シ
ランガス及び酸化窒素ガスをソースガスとするＣＶＤ法
で形成する。 この酸化珪素膜は例えば２００〔ｎｍ〕
程度の膜厚で形成する。このサイドウォールスペーサ３
３，４６のゲート長方向（チャネル長方向）の長さは約
１５０〔ｎｍ〕程度で形成される。 また、前記異方性
エッチングにより、前記ゲート電極２６Ａ，２６Ｂ，２
６Ｃ，２６Ｄの夫々から露出するゲート絶縁膜２９Ａ〜
Ｄの一部及びバイポーラトランジスタＱ１の形成領域の
ゲート絶縁膜がオーバーエッチングされ、除去される。
このとき、前記除去されたゲート絶縁膜の下地となって
いるｎ型ウェル２５Ａ，２５Ｂ及びｐ型ウェル３９Ａ，
３９Ｂの主面部のシリコン層も、少量オーバーエッチン
グされる。 前記サイドウォールスペーサ３３，４６を
形成後、不活性ガス（例えば、アルゴンガス）雰囲気中
で、８００〔℃〕程度の熱処理が施こされる。 前記熱
処理により、前記サイドウォールスペーサ３３，４６を
構成する酸化シリコン膜が緻密化されるとともに、前記
低濃度ソース・ドレイン領域４２Ａ，４２Ｂ，３０Ａ，
３０Ｂを活性化させ、前記オーバーエッチングによるシ
リコン層のダメージを回復させる。 次に、バイポーラ
トランジスタＱ１及びＰチャネルＭＯＳＦＥＴＭＰ１，
ＭＰ２の形成領域をフォトリソグラフィ技術を用いたフ
ォトレジスト膜からなるマスクで覆う。 次に、前記マ
スクを不純物導入のマスクとして、ｎ型不純物をｐ型ウ
ェル３９Ａ，３９Ｂの主面部に導入する。 このｎ型不
純物の導入は、主に、ゲート電極２６Ｃ，２６Ｄ及びサ
イドウォールスペーサ４６に対して自己整合で行う。
前記ｎ型不純物は、例えば１０15〜１０16〔atoms／ｃ
ｍ2〕程度の不純物濃度のヒ素（Ａｓ）を使用し、７０
〜９０〔ＫｅＶ〕程度のエネルギのイオン打込法で導入
する。前記ｎ型不純物の導入により前記ｐ型ウェル３９
Ａ，３９Ｂの主面に、ＮチャネルＭＯＳＦＥＴＭＮ１，
ＭＮ２の高濃度ソース・ドレイン領域４０Ａ，４１Ａ及
び４０Ｂ，４１Ｂを形成する。この後、前記フォトレジ
ストマスクは除去する。
２６Ａ，２６Ｂ，２６Ｃ，２６Ｄの夫々の側部に、サイ
ドウォールスペーサ３３，４６を形成する。サイドウォ
ールスペーサ３３，４６は、基板の全面上に酸化シリコ
ン膜を堆積し、この酸化珪素膜を堆積した膜厚に相当す
る分、ＲＩＥ等の異方性エッチングによりエッチバック
を施こすことにより形成することができる。 サイドウ
ォールスペーサ３３，４６の酸化シリコン膜は、無機シ
ランガス及び酸化窒素ガスをソースガスとするＣＶＤ法
で形成する。 この酸化珪素膜は例えば２００〔ｎｍ〕
程度の膜厚で形成する。このサイドウォールスペーサ３
３，４６のゲート長方向（チャネル長方向）の長さは約
１５０〔ｎｍ〕程度で形成される。 また、前記異方性
エッチングにより、前記ゲート電極２６Ａ，２６Ｂ，２
６Ｃ，２６Ｄの夫々から露出するゲート絶縁膜２９Ａ〜
Ｄの一部及びバイポーラトランジスタＱ１の形成領域の
ゲート絶縁膜がオーバーエッチングされ、除去される。
このとき、前記除去されたゲート絶縁膜の下地となって
いるｎ型ウェル２５Ａ，２５Ｂ及びｐ型ウェル３９Ａ，
３９Ｂの主面部のシリコン層も、少量オーバーエッチン
グされる。 前記サイドウォールスペーサ３３，４６を
形成後、不活性ガス（例えば、アルゴンガス）雰囲気中
で、８００〔℃〕程度の熱処理が施こされる。 前記熱
処理により、前記サイドウォールスペーサ３３，４６を
構成する酸化シリコン膜が緻密化されるとともに、前記
低濃度ソース・ドレイン領域４２Ａ，４２Ｂ，３０Ａ，
３０Ｂを活性化させ、前記オーバーエッチングによるシ
リコン層のダメージを回復させる。 次に、バイポーラ
トランジスタＱ１及びＰチャネルＭＯＳＦＥＴＭＰ１，
ＭＰ２の形成領域をフォトリソグラフィ技術を用いたフ
ォトレジスト膜からなるマスクで覆う。 次に、前記マ
スクを不純物導入のマスクとして、ｎ型不純物をｐ型ウ
ェル３９Ａ，３９Ｂの主面部に導入する。 このｎ型不
純物の導入は、主に、ゲート電極２６Ｃ，２６Ｄ及びサ
イドウォールスペーサ４６に対して自己整合で行う。
前記ｎ型不純物は、例えば１０15〜１０16〔atoms／ｃ
ｍ2〕程度の不純物濃度のヒ素（Ａｓ）を使用し、７０
〜９０〔ＫｅＶ〕程度のエネルギのイオン打込法で導入
する。前記ｎ型不純物の導入により前記ｐ型ウェル３９
Ａ，３９Ｂの主面に、ＮチャネルＭＯＳＦＥＴＭＮ１，
ＭＮ２の高濃度ソース・ドレイン領域４０Ａ，４１Ａ及
び４０Ｂ，４１Ｂを形成する。この後、前記フォトレジ
ストマスクは除去する。
【００３６】次に、ＰチャネルＭＯＳＦＥＴＭＰ１，Ｍ
Ｐ２の形成領域が開口されたマスクを形成する。前記マ
スクは、図示していないが、フォトグラフィ技術により
形成されたフォトレジスト膜からなる。 その後、前記
フォトレジストマスクを不純物導入のマスクとして使用
し、ｐ型不純物をｎ型ウェル２５Ａ，２５Ｂの主面に導
入する。 前記ｐ型不純物は、例えば１０15〜１０
16〔atoms／ｃｍ2〕程度の不純物濃度のフッ化ホウ素
（ＢＦ2）を用い、７０〜９０〔ＫｅＶ〕程度のエネル
ギのイオン打込法で導入する。 このＰ型不純物の導入
により、ＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ２の高濃
度ソース・ドレイン領域２７Ａ，２８Ａ及び２７Ｂ，２
８Ｂが夫々形成される。 この後、前記フォトレジスト
マスクマスクを、除去する。
Ｐ２の形成領域が開口されたマスクを形成する。前記マ
スクは、図示していないが、フォトグラフィ技術により
形成されたフォトレジスト膜からなる。 その後、前記
フォトレジストマスクを不純物導入のマスクとして使用
し、ｐ型不純物をｎ型ウェル２５Ａ，２５Ｂの主面に導
入する。 前記ｐ型不純物は、例えば１０15〜１０
16〔atoms／ｃｍ2〕程度の不純物濃度のフッ化ホウ素
（ＢＦ2）を用い、７０〜９０〔ＫｅＶ〕程度のエネル
ギのイオン打込法で導入する。 このＰ型不純物の導入
により、ＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ２の高濃
度ソース・ドレイン領域２７Ａ，２８Ａ及び２７Ｂ，２
８Ｂが夫々形成される。 この後、前記フォトレジスト
マスクマスクを、除去する。
【００３７】次に、前記導入されたｎ型不純物及びｐ型
不純物の夫々に熱処理を施こすことにより、イオン打込
みによるダメージ回復させるとともに、前記不純物を活
性化させる。 前記熱処理は、例えば、８５０〔℃〕程
度の高温度で、約１０分行う。この高濃度ソース・ドレ
イン領域を形成する工程により、図２に示したＮチャネ
ルＭＯＳＦＥＴＭＮ１，ＭＮ２及びＰチャネルＭＯＳＦ
ＥＴＭＰ１，ＭＰ２の夫々が実質的に完成する。 前記
ＭＯＳＦＥＴのゲート電極材料は、この実施例ではｎ＋
型多結晶シリコンを使用したが、多結晶シリコン上にタ
ングステン（Ｗ）、モリブデン（ＭＯ）などの高融点金
属層を積層し、シリサイド化させたポリサイド構造のゲ
ート電極を使用してもよい。
不純物の夫々に熱処理を施こすことにより、イオン打込
みによるダメージ回復させるとともに、前記不純物を活
性化させる。 前記熱処理は、例えば、８５０〔℃〕程
度の高温度で、約１０分行う。この高濃度ソース・ドレ
イン領域を形成する工程により、図２に示したＮチャネ
ルＭＯＳＦＥＴＭＮ１，ＭＮ２及びＰチャネルＭＯＳＦ
ＥＴＭＰ１，ＭＰ２の夫々が実質的に完成する。 前記
ＭＯＳＦＥＴのゲート電極材料は、この実施例ではｎ＋
型多結晶シリコンを使用したが、多結晶シリコン上にタ
ングステン（Ｗ）、モリブデン（ＭＯ）などの高融点金
属層を積層し、シリサイド化させたポリサイド構造のゲ
ート電極を使用してもよい。
【００３８】次に、図１６に示すように、例えば、ＣＶ
Ｄ法により、膜厚１００〔ｎｍ〕程度の酸化シリコン膜
３４を基板の全面上に形成する。 次に、バイポ−ラト
ランジスタのベ−ス形成領域が開口されたフォトレジス
トマスクＢＰを形成し、これをエッチングマスクとし
て、前記酸化シリコン膜３４及びゲ−ト絶縁膜の所定部
をエッチングにより選択的に除去することによって、ｎ
型コレクタ領域１１上に、開口部ＤＴを形成する。
Ｄ法により、膜厚１００〔ｎｍ〕程度の酸化シリコン膜
３４を基板の全面上に形成する。 次に、バイポ−ラト
ランジスタのベ−ス形成領域が開口されたフォトレジス
トマスクＢＰを形成し、これをエッチングマスクとし
て、前記酸化シリコン膜３４及びゲ−ト絶縁膜の所定部
をエッチングにより選択的に除去することによって、ｎ
型コレクタ領域１１上に、開口部ＤＴを形成する。
【００３９】次に、図１７に示すように、前記開口部Ｄ
Ｔ上を含む基板の全面上に多結晶シリコン層１３を例え
ば、ＣＶＤ法で堆積させる。 前記多結晶シリコン層１
３の膜厚は、例えば２００〔ｎｍ〕程度である。 前記
多結晶シリコン層１３は、不純物が導入されないイント
リンシック状態か、あるいは、ｎ型あるいはｐ型不純物
が低濃度にドープされた状態のシリコン層であれば、い
ずれであってもよい。次に、前記多結晶シリコン層１３
中に、ｐ型不純物を導入する。 前記ｐ型不純物は、例
えば１０15〜１０16〔atoms／ｃｍ2〕程度の不純物濃度
のボロン（Ｂ）を使用し、１０〜１５〔ｋｅＶ〕程度の
エネルギでイオン打ち込み法で導入する。 次に、バイ
ポ−ラトランジスタのベ−ス引出層を構造化するための
フォトレジストマスクＥＢ１を形成する。 このマスク
ＥＢ１ををエッチングマスクとして、例えば、ＲＩＥ等
の異方性エッチングより、前記多結晶シリコン層１３を
パターニングすることによって、図１８に示すようにベ
ース引出層となるｐ＋型多結晶シリコン層１３Ｃを形成
する。 尚、この状態では、前記ベース引出層となるｐ
＋型多結晶シリコン層１３Ｃの平面形状は、単に、長方
形であり、最終形状であるリング状にはなっていない。
その後、前記マスクＥＢ１は除去される。
Ｔ上を含む基板の全面上に多結晶シリコン層１３を例え
ば、ＣＶＤ法で堆積させる。 前記多結晶シリコン層１
３の膜厚は、例えば２００〔ｎｍ〕程度である。 前記
多結晶シリコン層１３は、不純物が導入されないイント
リンシック状態か、あるいは、ｎ型あるいはｐ型不純物
が低濃度にドープされた状態のシリコン層であれば、い
ずれであってもよい。次に、前記多結晶シリコン層１３
中に、ｐ型不純物を導入する。 前記ｐ型不純物は、例
えば１０15〜１０16〔atoms／ｃｍ2〕程度の不純物濃度
のボロン（Ｂ）を使用し、１０〜１５〔ｋｅＶ〕程度の
エネルギでイオン打ち込み法で導入する。 次に、バイ
ポ−ラトランジスタのベ−ス引出層を構造化するための
フォトレジストマスクＥＢ１を形成する。 このマスク
ＥＢ１ををエッチングマスクとして、例えば、ＲＩＥ等
の異方性エッチングより、前記多結晶シリコン層１３を
パターニングすることによって、図１８に示すようにベ
ース引出層となるｐ＋型多結晶シリコン層１３Ｃを形成
する。 尚、この状態では、前記ベース引出層となるｐ
＋型多結晶シリコン層１３Ｃの平面形状は、単に、長方
形であり、最終形状であるリング状にはなっていない。
その後、前記マスクＥＢ１は除去される。
【００４０】次に、図１８に示すように、前記多結晶シ
リコン層１３Ｃ上を含む基板の全面上に層間絶縁膜１８
を形成する。 前記層間絶縁膜１８は、ＣＶＤ法で堆積
させた酸化シリコン膜で形成する。 その後、バイポー
ラトランジスタＱ１のベース引出し層１３Ｃを最終形状
にパターニングするためのフォトレジストマスクＥＢ２
を形成する。前記マスクＥＢ２は、バイポーラトランジ
スタＱ１の真性ベース及びエミッタが形成されるべき領
域が開口されたマスクパターンである。 その後、前記
マスクＥＢ２をエッチングマスクとして、前記層間絶縁
膜１８及びベース引出し層１３Ｃを順次選択的にエッチ
ングする。 前記エッチングは、ＲＩＥ等の異方性エッ
チングを使用する。 このエッチングにより、図１９に
示すように、バイポーラトランジスタＱ１のエミッタ領
域を取り囲むように、ベース引出し層１３Ｃがパターニ
ングされる。 その後、前記マスクＥＢ２は除去され
る。次に、真性ベース領域１０を形成するためのｐ型不
純物を前記コレクタ領域１１の主面部に導入する。 前
記ｐ型不純物は、例えば１０13〜１０14〔atoms／ｃ
ｍ2〕程度の不純物濃度のボロン（Ｂ）を使用し、比較
的低エネルギのイオン打込法で導入する。
リコン層１３Ｃ上を含む基板の全面上に層間絶縁膜１８
を形成する。 前記層間絶縁膜１８は、ＣＶＤ法で堆積
させた酸化シリコン膜で形成する。 その後、バイポー
ラトランジスタＱ１のベース引出し層１３Ｃを最終形状
にパターニングするためのフォトレジストマスクＥＢ２
を形成する。前記マスクＥＢ２は、バイポーラトランジ
スタＱ１の真性ベース及びエミッタが形成されるべき領
域が開口されたマスクパターンである。 その後、前記
マスクＥＢ２をエッチングマスクとして、前記層間絶縁
膜１８及びベース引出し層１３Ｃを順次選択的にエッチ
ングする。 前記エッチングは、ＲＩＥ等の異方性エッ
チングを使用する。 このエッチングにより、図１９に
示すように、バイポーラトランジスタＱ１のエミッタ領
域を取り囲むように、ベース引出し層１３Ｃがパターニ
ングされる。 その後、前記マスクＥＢ２は除去され
る。次に、真性ベース領域１０を形成するためのｐ型不
純物を前記コレクタ領域１１の主面部に導入する。 前
記ｐ型不純物は、例えば１０13〜１０14〔atoms／ｃ
ｍ2〕程度の不純物濃度のボロン（Ｂ）を使用し、比較
的低エネルギのイオン打込法で導入する。
【００４１】次に、図１９に示すように、前記パターニ
ングされたベース引出し層１３Ｃの側部に絶縁膜（Ｓｉ
Ｏ2）からなるサイドウォールスペーサ１４を形成す
る。前記スペーサ１４は、前記ＬＤＤ構造のＭＯＳＦＥ
ＴＭＮ１，Ｍ１等のサイドウォールスペーサ３３，４６
と同様に、絶縁層のエッチバックにより形成することが
できる。 前記サイドウォールスペーサ１４により、エ
ミッタ形成領域が自己整合で規定される。
ングされたベース引出し層１３Ｃの側部に絶縁膜（Ｓｉ
Ｏ2）からなるサイドウォールスペーサ１４を形成す
る。前記スペーサ１４は、前記ＬＤＤ構造のＭＯＳＦＥ
ＴＭＮ１，Ｍ１等のサイドウォールスペーサ３３，４６
と同様に、絶縁層のエッチバックにより形成することが
できる。 前記サイドウォールスペーサ１４により、エ
ミッタ形成領域が自己整合で規定される。
【００４２】次に、図２０に示すように、前記サイドウ
ォールスペーサ１４によって規定された開口部を含む基
板の全面上に、多結晶シリコン層１５を形成する。 前
記多結晶シリコン層１５は、例えばＣＶＤ法で形成さ
れ、１５０〔ｎｍ〕程度の膜厚で形成される。 次に、
前記多結晶シリコン層１５中に、ｎ型不純物を導入す
る。前記ｎ型不純物は、例えば１０16〔atoms／ｃｍ2〕
程度の高不純物濃度のヒ素（Ａｓ）を使用し、イオン打
込法で導入する。 このｎ型不純物の導入により、前記
多結晶シリコン層１５は、ｎ＋型となり、導体化され
る。
ォールスペーサ１４によって規定された開口部を含む基
板の全面上に、多結晶シリコン層１５を形成する。 前
記多結晶シリコン層１５は、例えばＣＶＤ法で形成さ
れ、１５０〔ｎｍ〕程度の膜厚で形成される。 次に、
前記多結晶シリコン層１５中に、ｎ型不純物を導入す
る。前記ｎ型不純物は、例えば１０16〔atoms／ｃｍ2〕
程度の高不純物濃度のヒ素（Ａｓ）を使用し、イオン打
込法で導入する。 このｎ型不純物の導入により、前記
多結晶シリコン層１５は、ｎ＋型となり、導体化され
る。
【００４３】次に、図２０に示すように、領域ＮＰＮの
前記多結晶シリコン層１５上に、選択的にフォトレジス
トマスクＥＢ３を形成する。 前記マスクＥＢ３のパタ
ーンは、バイポーラトランジスタＱ１のエミッタ引出し
層の形成パターンである。次に、前記マスク１５をエッ
チングマスクとして、前記多結晶シリコン層１５を選択
的にエッチング除去する。 前記エッチングは、例えば
ＲＩＥ等の異方性エッチングを使用する。 前記エッチ
ングにより、図３に示すように、バイポーラトランジス
タＱ１のエミッタ引出し層１５を形成する。 その後、
基板に熱処理を施こすことによって、前記ｎ＋型多結晶
シリコン層１５に導入されたｎ型不純物、前記ｐ＋型多
結晶シリコン層１３Ｃに導入されたｐ型不純物の夫々を
前記コレクタ領域１１の主面部にドライブ・イン拡散す
る。 このドライブ・イン拡散によって、ｎ＋型半導体
領域からなるバイポーラトランジスタＱ１のエミッタ領
域９及びｐ＋型半導体領域からなる外部ベース領域１２
が夫々形成される。 また、前記コレクタ領域１１の主
面部にあらかじめ導入されたｐ型不純物も、前記熱処理
によって活性化され、ｐ型半導体領域からなる真性ベー
ス領域１０が形成される。 前記外部ベース領域１２及
び真性ベース領域１０は、前記サイドウォールスペーサ
１４下において電気的に接続され、一体となって形成さ
れる。 前記熱処理工程により、実質的にバイポーラト
ランジスタＱ１が完成する。
前記多結晶シリコン層１５上に、選択的にフォトレジス
トマスクＥＢ３を形成する。 前記マスクＥＢ３のパタ
ーンは、バイポーラトランジスタＱ１のエミッタ引出し
層の形成パターンである。次に、前記マスク１５をエッ
チングマスクとして、前記多結晶シリコン層１５を選択
的にエッチング除去する。 前記エッチングは、例えば
ＲＩＥ等の異方性エッチングを使用する。 前記エッチ
ングにより、図３に示すように、バイポーラトランジス
タＱ１のエミッタ引出し層１５を形成する。 その後、
基板に熱処理を施こすことによって、前記ｎ＋型多結晶
シリコン層１５に導入されたｎ型不純物、前記ｐ＋型多
結晶シリコン層１３Ｃに導入されたｐ型不純物の夫々を
前記コレクタ領域１１の主面部にドライブ・イン拡散す
る。 このドライブ・イン拡散によって、ｎ＋型半導体
領域からなるバイポーラトランジスタＱ１のエミッタ領
域９及びｐ＋型半導体領域からなる外部ベース領域１２
が夫々形成される。 また、前記コレクタ領域１１の主
面部にあらかじめ導入されたｐ型不純物も、前記熱処理
によって活性化され、ｐ型半導体領域からなる真性ベー
ス領域１０が形成される。 前記外部ベース領域１２及
び真性ベース領域１０は、前記サイドウォールスペーサ
１４下において電気的に接続され、一体となって形成さ
れる。 前記熱処理工程により、実質的にバイポーラト
ランジスタＱ１が完成する。
【００４４】次に、前記バイポーラトランジスタＱ１及
びＭＯＳＦＥＴＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２の各素
子上を含む基板全面に層間絶縁膜１９を形成する。 前
記層間絶縁膜１９は例えば酸化珪素膜、ＢＰＳＧ（Boro
n-Phosphorus-Silicate Glass）膜の夫々を順次積層し
た２層構造で構成されている。 また、前記下層の酸化
珪素膜はシランガス及び酸化窒素ガスをソースガスとす
るＣＶＤ法で堆積する。前記下層の酸化珪素膜は、上層
のＢＰＳＧ膜からの不純物（Ｐ，Ｂの夫々）の漏れを防
止するため、例えば１００〔ｎｍ〕程度の膜厚で形成す
る。 上層のＢＰＳＧ膜は例えばＣＶＤ法で堆積する。
前記上層のＢＰＳＧ膜は例えば３００〜５００〔ｎ
ｍ〕程度の膜厚で形成する。 前記ＢＰＳＧ膜には窒素
ガス雰囲気中において約９００〜１０００〔℃〕程度の
温度でデンシファイ処理及びリフロー処理が施される。
このリフローにより前記層間絶縁膜１９を構成する上層
のＢＰＳＧ膜の表面は平坦化される。
びＭＯＳＦＥＴＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２の各素
子上を含む基板全面に層間絶縁膜１９を形成する。 前
記層間絶縁膜１９は例えば酸化珪素膜、ＢＰＳＧ（Boro
n-Phosphorus-Silicate Glass）膜の夫々を順次積層し
た２層構造で構成されている。 また、前記下層の酸化
珪素膜はシランガス及び酸化窒素ガスをソースガスとす
るＣＶＤ法で堆積する。前記下層の酸化珪素膜は、上層
のＢＰＳＧ膜からの不純物（Ｐ，Ｂの夫々）の漏れを防
止するため、例えば１００〔ｎｍ〕程度の膜厚で形成す
る。 上層のＢＰＳＧ膜は例えばＣＶＤ法で堆積する。
前記上層のＢＰＳＧ膜は例えば３００〜５００〔ｎ
ｍ〕程度の膜厚で形成する。 前記ＢＰＳＧ膜には窒素
ガス雰囲気中において約９００〜１０００〔℃〕程度の
温度でデンシファイ処理及びリフロー処理が施される。
このリフローにより前記層間絶縁膜１９を構成する上層
のＢＰＳＧ膜の表面は平坦化される。
【００４５】次に、通常のフォトリソグラフィー及びエ
ッチング技術を用いて、前記層間絶縁膜１９，１８及び
絶縁膜３４の夫々を順次、選択的にエッチングすること
により、バイポーラトランジスタのコレクタ引出し領域
１７に達する接続孔ＣＯＮＴ３、バイポーラトランジス
タのエミッタ引出し層１５及びベース引出し層１３に達
する接続孔ＣＯＮＴ２，ＣＯＮＴ１、ＰチャネルＭＯＳ
ＦＥＴＭＰ１，ＭＰ２のソース・ドレイン領域２７Ａ，
２８Ａ及び２７Ｂ，２８Ｂに達する接続孔ＣＯＮＴ４〜
７、ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２のソース・
ドレイン領域４０Ａ，４１Ａ及び４０Ｂ，４１Ｂに達す
る接続孔ＣＯＮＴ８〜１１を夫々形成する。 前記各接
続孔を形成後、前記接続孔を通して、前記ベ−ス引出し
層１３Ｃ、エミッタ引出し層１５、コレクタ引出し領域
１７及びソース・ドレイン領域２７Ａ，２８Ａ，２７
Ｂ，２８Ｂ，４０Ａ，４１Ａ，４０Ｂ，４１Ｂの夫々に
接続する配線層（電極）２０，２１，２２，３５Ａ，３
６Ａ，３５Ｂ，３６Ｂ，４７Ａ，４８Ａ，４７Ｂ，４８
Ｂを形成する。 前記配線層２０，２１，２２，３５
Ａ，３６Ａ，３５Ｂ，３６Ｂ，４７Ａ，４８Ａ，４７
Ｂ，４８Ｂの夫々は、例えばＣＶＤ法で堆積させたタン
グステン層を通常のフォトリソグラフィー及びエッチン
グ技術によりパターニングすることで形成される。 ま
た、図３には図示しないが、前記配線層と同一工程によ
り形成された電源供給用配線が、前記層間絶縁膜１９に
設けられた図２に示す接続孔ＣＯＮＴ１６，１７を通し
て、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥ
Ｔのウェル領域に接続される。また、図３には図示しな
いが、前記配線層は、前記層間絶縁膜１９に設けられた
図２に示す接続孔ＣＯＮＴ１２〜１５を通して、Ｐチャ
ネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのゲート
電極２６Ａ〜Ｄにも接続される。その後、図示しない
が、前記配線層２０，２１，２２，３５Ａ，３６Ａ，３
５Ｂ，３６Ｂ，４７Ａ，４８Ａ，４７Ｂ，４８Ｂ上を含
む基板の全面上に、酸化シリコン膜等の絶縁膜を形成
し、さらに、通常のフォトリソグラフィー及びエッチン
グ技術により、第２層目の配線（例えば、アルミニウム
合金配線）が形成され、各半導体素子間を電気的に接続
する。以上の工程を施こすことによって、本発明のＢｉ
−ＣＭＯＳ構成の半導体装置がほぼ完成する。
ッチング技術を用いて、前記層間絶縁膜１９，１８及び
絶縁膜３４の夫々を順次、選択的にエッチングすること
により、バイポーラトランジスタのコレクタ引出し領域
１７に達する接続孔ＣＯＮＴ３、バイポーラトランジス
タのエミッタ引出し層１５及びベース引出し層１３に達
する接続孔ＣＯＮＴ２，ＣＯＮＴ１、ＰチャネルＭＯＳ
ＦＥＴＭＰ１，ＭＰ２のソース・ドレイン領域２７Ａ，
２８Ａ及び２７Ｂ，２８Ｂに達する接続孔ＣＯＮＴ４〜
７、ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２のソース・
ドレイン領域４０Ａ，４１Ａ及び４０Ｂ，４１Ｂに達す
る接続孔ＣＯＮＴ８〜１１を夫々形成する。 前記各接
続孔を形成後、前記接続孔を通して、前記ベ−ス引出し
層１３Ｃ、エミッタ引出し層１５、コレクタ引出し領域
１７及びソース・ドレイン領域２７Ａ，２８Ａ，２７
Ｂ，２８Ｂ，４０Ａ，４１Ａ，４０Ｂ，４１Ｂの夫々に
接続する配線層（電極）２０，２１，２２，３５Ａ，３
６Ａ，３５Ｂ，３６Ｂ，４７Ａ，４８Ａ，４７Ｂ，４８
Ｂを形成する。 前記配線層２０，２１，２２，３５
Ａ，３６Ａ，３５Ｂ，３６Ｂ，４７Ａ，４８Ａ，４７
Ｂ，４８Ｂの夫々は、例えばＣＶＤ法で堆積させたタン
グステン層を通常のフォトリソグラフィー及びエッチン
グ技術によりパターニングすることで形成される。 ま
た、図３には図示しないが、前記配線層と同一工程によ
り形成された電源供給用配線が、前記層間絶縁膜１９に
設けられた図２に示す接続孔ＣＯＮＴ１６，１７を通し
て、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥ
Ｔのウェル領域に接続される。また、図３には図示しな
いが、前記配線層は、前記層間絶縁膜１９に設けられた
図２に示す接続孔ＣＯＮＴ１２〜１５を通して、Ｐチャ
ネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのゲート
電極２６Ａ〜Ｄにも接続される。その後、図示しない
が、前記配線層２０，２１，２２，３５Ａ，３６Ａ，３
５Ｂ，３６Ｂ，４７Ａ，４８Ａ，４７Ｂ，４８Ｂ上を含
む基板の全面上に、酸化シリコン膜等の絶縁膜を形成
し、さらに、通常のフォトリソグラフィー及びエッチン
グ技術により、第２層目の配線（例えば、アルミニウム
合金配線）が形成され、各半導体素子間を電気的に接続
する。以上の工程を施こすことによって、本発明のＢｉ
−ＣＭＯＳ構成の半導体装置がほぼ完成する。
【００４６】以上、本発明について実施例に基づき具体
的に説明したが、これに限定されるものではない。 例
えば、図２１に示すようにバイポ−ランジスタＱ１のコ
レクタ直列抵抗を低減するためのｎ＋型埋込層１６は、
ＳＯＩ基板のｎ型シリコン層８Ｃの全面上に形成しても
よい。 前記ｎ＋型埋込層１６をｎ型シリコン層８Ｃの
全面上に形成することによって、バイポ−ランジスタＱ
１の形成領域と、ＮチャネルＭＯＳＦＥＴ及びＰチャネ
ルＭＯＳＦＥＴの形成領域との境界部のアイソレ−ショ
ン領域の段差をなくすことができるので、ゲ−ト配線は
もとより、素子間配線の段切れ等の問題を解消でき、Ｂ
ｉ−ＣＭＯＳ構成の半導体集積回路装置の電気的信頼性
をさらに向上することができる。 また、特に、半導体
記憶装置を構成する場合には、本実施例のＢｉ−ＣＭＯ
Ｓが高集積化及び高速化に有利である。 例えば、上記
半導体記憶装置の記憶セルに本実施例のＮチャネルＭＯ
ＳＦＥＴＭＮ１，２及びＰチャネルＭＯＳＦＥＴＭＰ
１，２を適用することによって、各々の入力と出力とが
クロスカップルする二個のＣＭＯＳインバ−タ回路から
構成されるフルＣＭＯＳ型メモリセルを小面積で構成す
ることができる。 さらに、アドレスバッファ回路、デ
コ−ダ回路、ワ−ドドライバ回路、センスアンプ回路等
の周辺回路に本実施例のダブルポリシリコン構造のバイ
ポ−ラトランジスタＱ１を適用することによって、高速
化に優れた半導体記憶装置を構成することができる。
上記半導体記憶装置の具体的な回路構成については、公
知ではないが、例えば、特願平３−５３３４４号（出願
日：平成３年２月２５日、譲渡人：（株）日立製作所）
に記載されている。
的に説明したが、これに限定されるものではない。 例
えば、図２１に示すようにバイポ−ランジスタＱ１のコ
レクタ直列抵抗を低減するためのｎ＋型埋込層１６は、
ＳＯＩ基板のｎ型シリコン層８Ｃの全面上に形成しても
よい。 前記ｎ＋型埋込層１６をｎ型シリコン層８Ｃの
全面上に形成することによって、バイポ−ランジスタＱ
１の形成領域と、ＮチャネルＭＯＳＦＥＴ及びＰチャネ
ルＭＯＳＦＥＴの形成領域との境界部のアイソレ−ショ
ン領域の段差をなくすことができるので、ゲ−ト配線は
もとより、素子間配線の段切れ等の問題を解消でき、Ｂ
ｉ−ＣＭＯＳ構成の半導体集積回路装置の電気的信頼性
をさらに向上することができる。 また、特に、半導体
記憶装置を構成する場合には、本実施例のＢｉ−ＣＭＯ
Ｓが高集積化及び高速化に有利である。 例えば、上記
半導体記憶装置の記憶セルに本実施例のＮチャネルＭＯ
ＳＦＥＴＭＮ１，２及びＰチャネルＭＯＳＦＥＴＭＰ
１，２を適用することによって、各々の入力と出力とが
クロスカップルする二個のＣＭＯＳインバ−タ回路から
構成されるフルＣＭＯＳ型メモリセルを小面積で構成す
ることができる。 さらに、アドレスバッファ回路、デ
コ−ダ回路、ワ−ドドライバ回路、センスアンプ回路等
の周辺回路に本実施例のダブルポリシリコン構造のバイ
ポ−ラトランジスタＱ１を適用することによって、高速
化に優れた半導体記憶装置を構成することができる。
上記半導体記憶装置の具体的な回路構成については、公
知ではないが、例えば、特願平３−５３３４４号（出願
日：平成３年２月２５日、譲渡人：（株）日立製作所）
に記載されている。
【００４７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４８】即ち、ＣＭＯＳを有する半導体集積回路装
置において、ＣＭＯＳの形成領域であるＮ型ウェル及び
Ｐ型ウェルの形成用の不純物の導入をアイソレ−ション
領域であるフィ−ルド絶縁膜及び分離溝を形成したの後
に前記アイソレ−ション領域に対し自己整合で行うの
で、ＣＭＯＳを有する半導体集積回路装置の高集積化が
できる。
置において、ＣＭＯＳの形成領域であるＮ型ウェル及び
Ｐ型ウェルの形成用の不純物の導入をアイソレ−ション
領域であるフィ−ルド絶縁膜及び分離溝を形成したの後
に前記アイソレ−ション領域に対し自己整合で行うの
で、ＣＭＯＳを有する半導体集積回路装置の高集積化が
できる。
【図１】 本発明のＢｉ−ＣＭＯＳ構成の半導体集
積回路装置のチップレイアウトの一例を示したものであ
る。
積回路装置のチップレイアウトの一例を示したものであ
る。
【図２】 本発明のＢｉ−ＣＭＯＳ構成の半導体集積回
路装置のデバイス平面レイアウトを示したものである。
路装置のデバイス平面レイアウトを示したものである。
【図３】 図２に示すＡ１−Ａ２線に対応する断面図を
示したものである。
示したものである。
【図４】 図２及び図３に示したＢｉ−ＣＭＯＳ構成の
半導体集積回路装置の製造方法を製造工程順に示す断面
図を示したものである。
半導体集積回路装置の製造方法を製造工程順に示す断面
図を示したものである。
【図５】 図２及び図３に示したＢｉ−ＣＭＯＳ構成の
半導体集積回路装置の製造方法を製造工程順に示す断面
図を示したものである。
半導体集積回路装置の製造方法を製造工程順に示す断面
図を示したものである。
【図６】 図２及び図３に示したＢｉ−ＣＭＯＳ構成の
半導体集積回路装置の製造方法を製造工程順に示す断面
図を示したものである。
半導体集積回路装置の製造方法を製造工程順に示す断面
図を示したものである。
【図７】 図２及び図３に示したＢｉ−ＣＭＯＳ構成の
半導体集積回路装置の製造方法を製造工程順に示す断面
図を示したものである。
半導体集積回路装置の製造方法を製造工程順に示す断面
図を示したものである。
【図８】 図２及び図３に示したＢｉ−ＣＭＯＳ構成の
半導体集積回路装置の製造方法を製造工程順に示す断面
図を示したものである。
半導体集積回路装置の製造方法を製造工程順に示す断面
図を示したものである。
【図９】 図２及び図３に示したＢｉ−ＣＭＯＳ構成の
半導体集積回路装置の製造方法を製造工程順に示す断面
図を示したものである。
半導体集積回路装置の製造方法を製造工程順に示す断面
図を示したものである。
【図１０】 図２及び図３に示したＢｉ−ＣＭＯＳ構成
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
【図１１】 図２及び図３に示したＢｉ−ＣＭＯＳ構成
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
【図１２】 図２及び図３に示したＢｉ−ＣＭＯＳ構成
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
【図１３】 図２及び図３に示したＢｉ−ＣＭＯＳ構成
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
【図１４】 図２及び図３に示したＢｉ−ＣＭＯＳ構成
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
【図１５】 図２及び図３に示したＢｉ−ＣＭＯＳ構成
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
【図１６】 図２及び図３に示したＢｉ−ＣＭＯＳ構成
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
【図１７】 図２及び図３に示したＢｉ−ＣＭＯＳ構成
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
【図１８】 図２及び図３に示したＢｉ−ＣＭＯＳ構成
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
【図１９】 図２及び図３に示したＢｉ−ＣＭＯＳ構成
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
【図２０】 図２及び図３に示したＢｉ−ＣＭＯＳ構成
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
の半導体集積回路装置の製造方法を製造工程順に示す断
面図を示したものである。
【図２１】 本発明の変形例であるＢｉ−ＣＭＯＳ構成
の半導体集積回路装置の要部断面図を示す。
の半導体集積回路装置の要部断面図を示す。
８…ＳＯＩ基板、ＮＰＮ…バイポ−ラトランジスタ形成
領域、ＰＭＯＳ…ｐチャネルＭＯＳＦＥＴ形成領域、Ｎ
ＭＯＳ…ｎチャネルＭＯＳＦＥＴ形成領域、ＴＲ１，Ｔ
Ｒ２…分離溝パタ−ン、ＮＰＮ−ＬＯＣＯＳ，ＰＭＯＳ
ＬＯＣＯＳ，ＮＭＯＳＬＯＣＯＳ…フィ−ルド酸化膜開
口パタ−ン、ＧＡＴＥ…ゲ−ト電極パタ−ン、ＣＯＮＴ
…接続孔、ＥＢ，ＢＰ…レジストパタ−ン、Ｑ１…ＮＰ
Ｎバイポ−ラトランジスタ、ＭＰ１ＭＰ２…ｐチャネル
ＭＯＳＦＥＴ、ＭＮ１ＭＮ２…ｎチャネルＭＯＳＦＥＴ
である。
領域、ＰＭＯＳ…ｐチャネルＭＯＳＦＥＴ形成領域、Ｎ
ＭＯＳ…ｎチャネルＭＯＳＦＥＴ形成領域、ＴＲ１，Ｔ
Ｒ２…分離溝パタ−ン、ＮＰＮ−ＬＯＣＯＳ，ＰＭＯＳ
ＬＯＣＯＳ，ＮＭＯＳＬＯＣＯＳ…フィ−ルド酸化膜開
口パタ−ン、ＧＡＴＥ…ゲ−ト電極パタ−ン、ＣＯＮＴ
…接続孔、ＥＢ，ＢＰ…レジストパタ−ン、Ｑ１…ＮＰ
Ｎバイポ−ラトランジスタ、ＭＰ１ＭＰ２…ｐチャネル
ＭＯＳＦＥＴ、ＭＮ１ＭＮ２…ｎチャネルＭＯＳＦＥＴ
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平本 俊郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 丹場 展雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (16)
- 【請求項１】相補型ＭＯＳＦＥＴを有する半導体集積回
路装置の製造方法において、 半導体基板の主面に、前記半導体基板の主面の第一領域
と第二領域とを区画するアイソレ−ション用の溝を形成
する工程と、 前記溝を形成する工程の後に、前記第一領域に第一導電
型の第一不純物を導入し、前記第二領域に第二導電型の
第二不純物を導入することによって、前記第一領域に第
一導電型の第一ウェルと、前記第二領域に第二導電型の
第二ウェルとを夫々形成する工程と、 前記第一ウェルの主面に前記相補型ＭＯＳＦＥＴを構成
するＮチャネルＭＯＳＦＥＴを形成し、前記第二ウェル
の主面に前記相補型ＭＯＳＦＥＴを構成するＰチャネル
ＭＯＳＦＥＴを形成する工程とを含むことを特徴とする
半導体集積回路装置の製造方法。 - 【請求項２】前記第一不純物及び第二不純物は、イオン
打ち込み法で導入され、前記アイソレ−ション用の溝に
対し、自己整合で導入されることを特徴とする請求項１
記載の半導体集積回路装置の製造方法。 - 【請求項３】前記アイソレ−ション用の溝を形成する以
前に、前記第一領域と第二領域との境界部にフィ−ルド
酸化膜を形成する工程を含むことを特徴とする請求項２
記載の半導体集積回路装置の製造方法。 - 【請求項４】前記アイソレ−ション用の溝は、前記フィ
−ルド酸化膜を通して前記半導体基板中に延在すること
を特徴とする請求項３記載の半導体集積回路装置の製造
方法。 - 【請求項５】前記第一不純物及び第二不純物は、前記フ
ィ−ルド酸化膜を通す程度の高エネルギのイオン打ち込
みで導入されることを特徴とする請求項３記載の半導体
集積回路装置の製造方法。 - 【請求項６】前記第一不純物は、前記フィ−ルド酸化膜
の下部に導入され、前記第一ウェルと同時に第一チャン
ネルストッパを形成し、前記第二不純物は、前記フィ−
ルド酸化膜の下部に導入され、前記第二ウェルと同時に
第二チャンネルストッパを形成することを特徴とする請
求項３記載の半導体集積回路装置の製造方法。 - 【請求項７】バイポ−ラトランジスタと相補型ＭＯＳＦ
ＥＴとを同一の半導体基板上に集積して成る半導体集積
回路装置において、前記バイポ−ラトランジスタ及び相
補型ＭＯＳＦＥＴは、前記半導体基板上に設けられた単
結晶シリコンエピタキシャル層中に設けられ、前記バイ
ポ−ラトランジスタが設けられた領域の前記単結晶シリ
コンエピタキシャル層と前記半導体基板の接合面に高濃
度の埋込層が設けられ、前記相補型ＭＯＳＦＥＴが設け
られた領域の前記単結晶シリコンエピタキシャル層と前
記半導体基板の接合面には、前記高濃度の埋込層が形成
されていないことを特徴とする請求項３記載の半導体集
積回路装置。 - 【請求項８】相補型ＭＯＳＦＥＴを有する半導体集積回
路装置の製造方法において、 絶縁層上に単結晶シリコン層を有するＳＯＩ(Silicon O
n Insulator)基板を準備する工程と、 前記ＳＯＩ基板の単結晶シリコン層の主面に、前記単結
晶シリコン層の主面の第一領域と第二領域とを区画し、
かつ、前記ＳＯＩ基板の絶縁層に達するアイソレ−ショ
ン用の溝を形成する工程と、 前記溝を形成する工程の後に、前記第一領域に第一導電
型の第一不純物を導入し、前記第二領域に第二導電型の
第二不純物を導入することによって、前記第一領域に第
一導電型の第一ウェルと、前記第二領域に第二導電型の
第二ウェルとを夫々形成する工程と、 前記第一ウェルの主面に前記相補型ＭＯＳＦＥＴを構成
するＮチャネルＭＯＳＦＥＴを形成し、前記第二ウェル
の主面に前記相補型ＭＯＳＦＥＴを構成するＰチャネル
ＭＯＳＦＥＴを形成する工程とを含むことを特徴とする
半導体集積回路装置の製造方法。 - 【請求項９】前記第一不純物及び第二不純物は、イオン
打ち込み法で導入され、前記アイソレ−ション用の溝に
対し、自己整合で導入されることを特徴とする請求項８
記載の半導体集積回路装置の製造方法。 - 【請求項１０】前記アイソレ−ション用の溝を形成する
以前に、前記第一領域と第二領域との境界部にフィ−ル
ド酸化膜を形成する工程を含むことを特徴とする請求項
９記載の半導体集積回路装置の製造方法。 - 【請求項１１】前記アイソレ−ション用の溝は、前記フ
ィ−ルド酸化膜を通して前記単結晶シリコン層に延在す
ることを特徴とする請求項１０記載の半導体集積回路装
置の製造方法。 - 【請求項１２】前記第一不純物及び第二不純物は、前記
フィ−ルド酸化膜を通す程度の高エネルギのイオン打ち
込みで導入されることを特徴とする請求項１０記載の半
導体集積回路装置の製造方法。 - 【請求項１３】前記第一不純物は、前記フィ−ルド酸化
膜の下部に導入され、前記第一ウェルと同時に第一チャ
ンネルストッパを形成し、前記第二不純物は、前記フィ
−ルド酸化膜の下部に導入され、前記第二ウェルと同時
に第二チャンネルストッパを形成することを特徴とする
請求項１０記載の半導体集積回路装置の製造方法。 - 【請求項１４】前記半導体集積回路装置は、半導体記憶
装置であり、前記相補型ＭＯＳＦＥＴは、前記半導体記
憶装置の記憶セルを構成することを特徴とする請求項１
３記載の半導体集積回路装置の製造方法。 - 【請求項１５】前記半導体集積回路装置の製造方法は、
さらに、前記ＳＯＩ基板の単結晶シリコン層の第三領域
にバイポ−ラトランジスタを形成する工程を含み、前記
バイポ−ラトランジスタは前記半導体記憶装置の周辺回
路を構成することを特徴とする請求項１４記載の半導体
集積回路装置の製造方法。 - 【請求項１６】前記記憶セルは、フルＣＭＯＳ型セルで
あることを特徴とする請求項１５記載の半導体集積回路
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201001A JPH0653422A (ja) | 1992-07-28 | 1992-07-28 | 半導体集積回路装置及びその製造方法 |
| KR1019930013771A KR940003041A (ko) | 1992-07-28 | 1993-07-21 | 반도체집적회로 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201001A JPH0653422A (ja) | 1992-07-28 | 1992-07-28 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653422A true JPH0653422A (ja) | 1994-02-25 |
Family
ID=16433860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201001A Pending JPH0653422A (ja) | 1992-07-28 | 1992-07-28 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653422A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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