JPH0529568A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0529568A JPH0529568A JP3181448A JP18144891A JPH0529568A JP H0529568 A JPH0529568 A JP H0529568A JP 3181448 A JP3181448 A JP 3181448A JP 18144891 A JP18144891 A JP 18144891A JP H0529568 A JPH0529568 A JP H0529568A
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- JP
- Japan
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- silicon growth
- growth layer
- layer
- capacitor
- bit line
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- Pending
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Abstract
(57)【要約】
【目的】 スタックド・キャパシタ形メモリセルにおい
て、キャパシタの構造を簡単にし、キャパシタ部の高さ
を従来に比べて低くなるようにする。 【構成】 Ｎ+ 拡散層５上にシリコンを成長させて形成
したシリコン成長層３の一方に凹型の溝を形成する。シ
リコン成長層３とセルプレート２とでキャパシタを形成
し、シリコン成長層３をストレージノードとして用い
る。 【効果】 キャパシタ部の高さが低くなり、ビット線１
とＰ型半導体基板７表面との距離が短くなので、ビット
線コンタクトが取り易くなる。また、キャパシタ部の構
造が複雑でないので、製造工程を減少させることができ
る。
て、キャパシタの構造を簡単にし、キャパシタ部の高さ
を従来に比べて低くなるようにする。 【構成】 Ｎ+ 拡散層５上にシリコンを成長させて形成
したシリコン成長層３の一方に凹型の溝を形成する。シ
リコン成長層３とセルプレート２とでキャパシタを形成
し、シリコン成長層３をストレージノードとして用い
る。 【効果】 キャパシタ部の高さが低くなり、ビット線１
とＰ型半導体基板７表面との距離が短くなので、ビット
線コンタクトが取り易くなる。また、キャパシタ部の構
造が複雑でないので、製造工程を減少させることができ
る。
Description
【０００１】
【産業上の利用分野】この発明はダイナミック・ランダ
ム・アクセス・メモリに関し、特にスタックド・キャパ
シタ形メモリセルのキャパシタの構造に関するものであ
る。
ム・アクセス・メモリに関し、特にスタックド・キャパ
シタ形メモリセルのキャパシタの構造に関するものであ
る。
【０００２】
【従来の技術】従来の半導体記憶装置に用いられるダイ
ナミック・ランダム・アクセスメモリ（以下ＤＲＡＭと
いう）の中でも、１トランジスタ−１キャパシタ形ＤＲ
ＡＭメモリセルにおいて、キャパシタをシリコン基板上
でなく、積層したポリシリコン等の間に形成したものを
スタックド・キャパシタ形メモリセルという。
ナミック・ランダム・アクセスメモリ（以下ＤＲＡＭと
いう）の中でも、１トランジスタ−１キャパシタ形ＤＲ
ＡＭメモリセルにおいて、キャパシタをシリコン基板上
でなく、積層したポリシリコン等の間に形成したものを
スタックド・キャパシタ形メモリセルという。
【０００３】近年の半導体記憶装置の大容量化に伴いメ
モリセルサイズが縮小し、ワード線間の間隔が短くなっ
たことによって、その間に配置されるストレージノード
及びビット線−Ｎ+ 拡散層コンタクトの配置が難しくな
ってきた。そこで、図２に示すように、ストレージノー
ド及びビット線コンタクトを直接Ｎ+ 拡散層上に形成せ
ず、Ｎ+ 拡散層上にシリコン成長層を設け、その上に形
成している。
モリセルサイズが縮小し、ワード線間の間隔が短くなっ
たことによって、その間に配置されるストレージノード
及びビット線−Ｎ+ 拡散層コンタクトの配置が難しくな
ってきた。そこで、図２に示すように、ストレージノー
ド及びビット線コンタクトを直接Ｎ+ 拡散層上に形成せ
ず、Ｎ+ 拡散層上にシリコン成長層を設け、その上に形
成している。
【０００４】なお、図２はスタックド・キャパシタ形メ
モリセルの従来の一例を示す断面図であり、図におい
て、１はビット線、２はセルプレート、３はシリコン成
長層、４はワード線，５はＮ+ 拡散層、６はストレージ
ノード、７はＰ型半導体基板、８は絶縁膜である。Ｐ型
半導体基板７の一方主面にＮ+ 拡散層５が形成され、こ
のＮ+ 拡散層５はＰ型半導体基板７の一方主面上に形成
されたワード線４及びシリコン成長層３と伴にトランス
ファトランジスタを構成している。一方のシリコン成長
層３はビット線１とコンタクトをとり、他方のシリコン
成長層３はその上にストレージノード６を形成し、スト
レージノード６の表面は絶縁膜８で絶縁されており、セ
ルプレート２との間でキャパシタを構成している。な
お、各層間の空白部分は絶縁膜である。
モリセルの従来の一例を示す断面図であり、図におい
て、１はビット線、２はセルプレート、３はシリコン成
長層、４はワード線，５はＮ+ 拡散層、６はストレージ
ノード、７はＰ型半導体基板、８は絶縁膜である。Ｐ型
半導体基板７の一方主面にＮ+ 拡散層５が形成され、こ
のＮ+ 拡散層５はＰ型半導体基板７の一方主面上に形成
されたワード線４及びシリコン成長層３と伴にトランス
ファトランジスタを構成している。一方のシリコン成長
層３はビット線１とコンタクトをとり、他方のシリコン
成長層３はその上にストレージノード６を形成し、スト
レージノード６の表面は絶縁膜８で絶縁されており、セ
ルプレート２との間でキャパシタを構成している。な
お、各層間の空白部分は絶縁膜である。
【０００５】
【発明が解決しようとする課題】従来のメモリセルは以
上のように構成されているので、ビット線１からＮ+ 拡
散層５までの深さが深くなり、ビット線コンタクトが取
り難くなっている。また、シリコン成長層３を設け、そ
の上にストレージノード６の形成を行うため、製造工程
が増加するという問題点があった。
上のように構成されているので、ビット線１からＮ+ 拡
散層５までの深さが深くなり、ビット線コンタクトが取
り難くなっている。また、シリコン成長層３を設け、そ
の上にストレージノード６の形成を行うため、製造工程
が増加するという問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ビット線コンタクトが取り易
く、また製造工程が増加しない半導体記憶装置を得るこ
とを目的とする。
ためになされたもので、ビット線コンタクトが取り易
く、また製造工程が増加しない半導体記憶装置を得るこ
とを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置はスタックド・キャパシタ形メモリセルを有する半導
体記憶装置であって、前記スタックド・キャパシタ形メ
モリセルは、第１導電型の半導体基板の一方主面上に形
成された第２導電型の第１、第２の拡散領域を有するト
ランスファトランジスタと、前記第１、第２の拡散領域
上に形成された第１、第２のシリコン成長層とを備え、
前記第２のシリコン成長層は上面に凹部を有し、前記凹
部を有する前記第２のシリコン成長層を前記メモリセル
のストレージノードとして用いること特徴とする。
置はスタックド・キャパシタ形メモリセルを有する半導
体記憶装置であって、前記スタックド・キャパシタ形メ
モリセルは、第１導電型の半導体基板の一方主面上に形
成された第２導電型の第１、第２の拡散領域を有するト
ランスファトランジスタと、前記第１、第２の拡散領域
上に形成された第１、第２のシリコン成長層とを備え、
前記第２のシリコン成長層は上面に凹部を有し、前記凹
部を有する前記第２のシリコン成長層を前記メモリセル
のストレージノードとして用いること特徴とする。
【０００８】
【作用】この発明における半導体装置は、第１、第２の
拡散領域上に形成された第１、第２のシリコン成長層に
おいて、前記第２のシリコン成長層は上面に凹部を有
し、前記凹部を有する前記第２のシリコン成長層を前記
メモリセルのストレージノードとして用いることによ
り、シリコン成長層の上に積み上げるようにストレージ
ノードを形成しなくてもよく、前記第１、第２のシリコ
ン成長層の上にビット線を形成する場合、ビット線から
第１導電型の前記半導体基板面までの深さを浅く形成す
ることができる。また、シリコン成長層を同時にストレ
ージノードとして用いるので、ストレージノードとして
別の導電層を積層する工程を不要にする
拡散領域上に形成された第１、第２のシリコン成長層に
おいて、前記第２のシリコン成長層は上面に凹部を有
し、前記凹部を有する前記第２のシリコン成長層を前記
メモリセルのストレージノードとして用いることによ
り、シリコン成長層の上に積み上げるようにストレージ
ノードを形成しなくてもよく、前記第１、第２のシリコ
ン成長層の上にビット線を形成する場合、ビット線から
第１導電型の前記半導体基板面までの深さを浅く形成す
ることができる。また、シリコン成長層を同時にストレ
ージノードとして用いるので、ストレージノードとして
別の導電層を積層する工程を不要にする
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例であるスタックド・キ
ャパシタ形メモリセルの断面図である。図において、１
はビット線、２はセルプレート、３はシリコン成長層、
４はワード線、５はＮ+ 拡散層、７はＰ型半導体基板で
ある。また、各層間の空白部分は絶縁層である。Ｎ+ 拡
散層５はトランスファトランジスタの第２導電型の第
１，第２の拡散領域でるドレイン領域及びソース領域を
構成している。第１，第２のシリコン成長層であるシリ
コン成長層３は第１，第２の拡散層であるＮ+ 拡散層５
上にシリコンを成長させて形成する。ワード線４はトラ
ンスファトランジスタのゲート電極でもある。一方のシ
リコン成長層３は第２のシリコン成長層であり、その上
面に凹部が形成されており、また、その上面は絶縁膜９
により絶縁されている。従って、当該一方のシリコン成
長層３の上に形成された導電性のセルプレート２ととも
にキャパシタを構成している。即ち、一方のシリコン成
長層３はストレージノードとしても用いられている。一
方のシリコン成長層３が凹部を有し、ストレージノード
として使用されているのでキャパシタを構成するセルプ
レート２の上面とＰ型半導体基板７との距離を従来に比
べて短く形成でき、ビット線１からＮ+ 拡散層５の上面
までの深さを浅く形成でき、第１のシリコン成長層であ
る他方のシリコン成長層３とビット線１との距離を短く
して、ビット線コンタクトが容易になる。また、一方の
シリコン成長層３が凹部を有し、ストレージノードとし
て使用されるので、従来のようにシリコン成長層の上に
更に絶縁層、導電層を形成してストレージノードを作る
ことが必要ないため製造工程が減少する。
する。図１はこの発明の一実施例であるスタックド・キ
ャパシタ形メモリセルの断面図である。図において、１
はビット線、２はセルプレート、３はシリコン成長層、
４はワード線、５はＮ+ 拡散層、７はＰ型半導体基板で
ある。また、各層間の空白部分は絶縁層である。Ｎ+ 拡
散層５はトランスファトランジスタの第２導電型の第
１，第２の拡散領域でるドレイン領域及びソース領域を
構成している。第１，第２のシリコン成長層であるシリ
コン成長層３は第１，第２の拡散層であるＮ+ 拡散層５
上にシリコンを成長させて形成する。ワード線４はトラ
ンスファトランジスタのゲート電極でもある。一方のシ
リコン成長層３は第２のシリコン成長層であり、その上
面に凹部が形成されており、また、その上面は絶縁膜９
により絶縁されている。従って、当該一方のシリコン成
長層３の上に形成された導電性のセルプレート２ととも
にキャパシタを構成している。即ち、一方のシリコン成
長層３はストレージノードとしても用いられている。一
方のシリコン成長層３が凹部を有し、ストレージノード
として使用されているのでキャパシタを構成するセルプ
レート２の上面とＰ型半導体基板７との距離を従来に比
べて短く形成でき、ビット線１からＮ+ 拡散層５の上面
までの深さを浅く形成でき、第１のシリコン成長層であ
る他方のシリコン成長層３とビット線１との距離を短く
して、ビット線コンタクトが容易になる。また、一方の
シリコン成長層３が凹部を有し、ストレージノードとし
て使用されるので、従来のようにシリコン成長層の上に
更に絶縁層、導電層を形成してストレージノードを作る
ことが必要ないため製造工程が減少する。
【００１０】
【発明の効果】以上のように、この発明によれば第１、
第２の拡散領域上に形成された第１、第２のシリコン成
長層において、前記第２のシリコン成長層は上面に凹部
を有し、前記凹部を有する前記第２のシリコン成長層を
前記メモリセルのストレージノードとして用いることに
より、シリコン成長層の上に積み上げるようにストレー
ジノードを形成しなくてもよく、前記第１、第２のシリ
コン成長層の上にビット線を形成する場合、ビット線か
ら前記第１のシリコン成長層の上面までの深さを浅く形
成することができ、ビット線コンタクトがとり易くなる
という効果がある。また、従来のようにストレージノー
ドを作るため、シリコン成長層の上に更に絶縁層、導電
層を形成する必要がなく、製造工程を減少させることが
できるという効果がある。
第２の拡散領域上に形成された第１、第２のシリコン成
長層において、前記第２のシリコン成長層は上面に凹部
を有し、前記凹部を有する前記第２のシリコン成長層を
前記メモリセルのストレージノードとして用いることに
より、シリコン成長層の上に積み上げるようにストレー
ジノードを形成しなくてもよく、前記第１、第２のシリ
コン成長層の上にビット線を形成する場合、ビット線か
ら前記第１のシリコン成長層の上面までの深さを浅く形
成することができ、ビット線コンタクトがとり易くなる
という効果がある。また、従来のようにストレージノー
ドを作るため、シリコン成長層の上に更に絶縁層、導電
層を形成する必要がなく、製造工程を減少させることが
できるという効果がある。
【図１】この発明の一実施例であるスタックド・キャパ
シタ形メモリセルの断面図である。
シタ形メモリセルの断面図である。
【図２】従来のスタックド・キャパシタ形メモリセルの
断面図である。
断面図である。
１ ビット線 ２ セルプレート ３ シリコン成長層 ４ ワード線 ５ Ｎ+ 拡散層 ７ Ｐ型半導体基板 ９ 絶縁膜
Claims (1)
- 【特許請求の範囲】 【請求項１】 スタックド・キャパシタ形メモリセルを
有する半導体記憶装置であって、 前記スタックド・キャパシタ形メモリセルは、第１導電
型の半導体基板の一方主面上に形成された第２導電型の
第１、第２の拡散領域を有するトランスファトランジス
タと、前記第１、第２の拡散領域上に形成された第１、
第２のシリコン成長層とを備え、 前記第２のシリコン成長層は上面に凹部を有し、前記凹
部を有する前記第２のシリコン成長層を前記メモリセル
のストレージノードとして用いること特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181448A JPH0529568A (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181448A JPH0529568A (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529568A true JPH0529568A (ja) | 1993-02-05 |
Family
ID=16100948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3181448A Pending JPH0529568A (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529568A (ja) |
-
1991
- 1991-07-23 JP JP3181448A patent/JPH0529568A/ja active Pending
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