JPH08212779A - メモリアレイ、キャッシュ、およびマイクロプロセッサ - Google Patents

メモリアレイ、キャッシュ、およびマイクロプロセッサ

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JPH08212779A
JPH08212779A JP7214465A JP21446595A JPH08212779A JP H08212779 A JPH08212779 A JP H08212779A JP 7214465 A JP7214465 A JP 7214465A JP 21446595 A JP21446595 A JP 21446595A JP H08212779 A JPH08212779 A JP H08212779A
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JP
Japan
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timing
cache
coupled
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enable signal
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Withdrawn
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JP7214465A
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English (en)
Inventor
Jeffrey A Correll
ジェフリー・エイ・コレール
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Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
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Filing date
Publication date
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Withdrawn legal-status Critical Current

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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

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  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
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Abstract

(57)【要約】 【課題】 キャッシュ制御が行なわれる集積タイミング
回路を含み、それによってキャッシュコアの記憶回路の
タイミングが調整されることが可能になるキャッシュを
提供する。 【解決手段】 キャッシュコア（４００）は、デコード
回路（４１０）、タイミング回路（４１２）、および記
憶回路（４１４）を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は、マイクロプロセッサに関
し、より特定的には、マイクロプロセッサに高性能キャ
ッシュを設けることに関する。
【０００２】マイクロプロセッサは多くの産業で広範囲
に使用されている。どのマイクロプロセッサも情報を速
く処理することを目的としている。マイクロプロセッサ
が情報を処理する速度を増すべく使用される一技術とし
て、マイクロプロセッサにキャッシュと呼ばれる高速ロ
ーカルメモリを含むアーキテクチャを設けることがあ
る。
【０００３】キャッシュは、命令およびデータを一時的
に記憶すべくマイクロプロセッサによって使用される。
命令およびデータ両方を記憶するキャッシュは統一キャ
ッシュと呼ばれ、命令のみを記憶するキャッシュは命令
キャッシュであって、データのみを記憶するキャッシュ
はデータキャッシュである。マイクロプロセッサアーキ
テクチャに統一キャッシュを設けるか、または命令キャ
ッシュ、データキャッシュを設けるかは設計の選択上の
問題である。
【０００４】広く受入れられている１つのマイクロプロ
セッサアーキテクチャは、Ｘ８６アーキテクチャであ
る。このアーキテクチャは、最初にｉ３８６TMマイクロ
プロセッサにおいて導入されたが、ｉ４８６TMマイクロ
プロセッサおよびＰｅｎｔｉｕｍTMマイクロプロセッサ
両方の基本的なアーキテクチャにもなっており、これら
すべてはカリフォルニア州、サンタクララ、インテルコ
ーポレイション（IntelCorporation of Santa Clara, C
alifornia）から入手可能である。Ｘ８６アーキテクチ
ャは、論理（すなわち仮想）アドレス、線形アドレス、
および物理アドレスの３つの別個のタイプのアドレスを
提供する。
【０００５】論理アドレスはセグメントベースアドレス
からのオフセットを表わす。セグメントベースアドレス
はセレクタを介してアクセスされる。より特定的には、
セグメントレジスタに記憶されるセレクタは、グローバ
ルディスクリプタテーブル（ＧＤＴ）における位置を指
し示すインデックスである。ＧＤＴ位置は、セグメント
ベースアドレスに対応する線形アドレスを記憶する。
【０００６】論理および線形アドレス間の変換は、マイ
クロプロセッサがリアルモードにあるか保護モードにあ
るかに依存する。マイクロプロセッサがリアルモードに
あるとき、セグメンテーションユニットはセレクタを左
に４ビットシフトし、その結果をオフセットに加えて線
形アドレスを形成する。マイクロプロセッサが保護モー
ドにあるとき、セグメンテーションユニットはセレクタ
によって指し示された線形ベースアドレスをオフセット
に加え、線形アドレスを提供する。
【０００７】物理アドレスは、マイクロプロセッサのア
ドレスピン上に現れ、外部メモリを物理的にアドレスす
べく使用されるアドレスである。物理アドレスは必ずし
も線形アドレスに対応しない。ページングが能動化され
ていなければ、３２ビット線形アドレスが物理アドレス
に対応する。ページングが能動化されていれば、線形ア
ドレスは物理アドレスに変換されなければならない。マ
イクロプロセッサのメモリ管理ユニットの一部として通
常含まれるページングユニットが、この変換を行なう。
【０００８】ページングユニットは、線形アドレスを物
理アドレスに変換すめために２つのレベルのテーブルを
使用する。第１のレベルテーブルはページディレクトリ
であって、第２のレベルテーブルはページテーブルであ
る。ページディレクトリは複数のページディレクトリエ
ントリを含み、各エントリはページテーブルのアドレス
およびページテーブルについての情報を含む。線形アド
レスの上位１０ビットは（Ａ２２−Ａ３１）ページディ
レクトリエントリを選択するインデックスとして使用さ
れる。ページテーブルは複数のページテーブルエントリ
を含み、各ページテーブルエントリはページフレームの
開始アドレスおよびページについての統計的情報を含
む。線形アドレスのアドレスビットＡ１２−Ａ２１は、
ページテーブルエントリの１つを選択するインデックス
として使用される。ページフレームの開始アドレスは線
形アドレスの下位１２ビットと連結され、物理アドレス
を形成する。
【０００９】メモリオペレーションごとに２つのレベル
のテーブルをアクセスすることはマイクロプロセッサの
性能にかなりの影響を及ぼすので、メモリ管理ユニット
は一般的には最も新しくアクセスされたページテーブル
エントリのキャッシュをも含み、このキャッシュは変換
索引バッファ（ＴＬＢ）と呼ばれる。マイクロプロセッ
サがページングユニットを使用するのはエントリがＴＬ
Ｂにないときだけである。
【００１０】Ｘ８６アーキテクチャに適合するキャッシ
ュを含むはじめてのプロセッサは、８Ｋ場合と統一キャ
ッシュを含む４８６プロセッサであった。Ｐｅｎｔｉｕ
ｍTMプロセッサは８Ｋバイトの命令キャッシュとデータ
キャッシュとを別個に含む。４８６プロセッサキャッシ
ュおよびＰｅｎｔｉｕｍTMプロセッサキャッシュは物理
アドレスを介してアクセスされるが、これらのプロセッ
サの機能単位は論理アドレスで動作する。したがって、
機能単位がこれらのキャッシュへのアクセスを要求する
とき、論理アドレスが線形アドレスに、その後物理アド
レスに変換されなければならない。
【００１１】Ｘ８６アーキテクチャ以外のマイクロプロ
セッサアーキテクチャにおいては、キャッシュヒットか
らアドレス変換時間をなくすために仮想アドレスキャッ
シュを使用することが既知である。しかしながら、入出
力装置（Ｉ／Ｏ）は物理アドレスを使用するので、Ｉ／
Ｏがキャッシュと相互に作用するために、マッピングが
必要である。これらのシステムでは、一般的に２つのレ
ベル、仮想および物理のアドレス指定しかないので、物
理的にアドレスされたＩ／Ｏ装置が仮想アドレスキャッ
シュと相互に作用するために必要な変化は１つだけであ
る。さらに、仮想アドレスキャッシュに関して、処理が
切換えられるごとに、仮想アドレスは異なる物理アドレ
スを参照するので、キャッシュはフラッシュされなけれ
ばならない。仮想的にアドレスされたキャッシュエント
リが無効である可能性があるからである。さらに、仮想
アドレスキャッシュに関して、２つの異なる仮想アドレ
スが同じ物理アドレスに対応する可能性がある。これら
の二重のアドレスはエイリアスと呼ばれ、その結果同じ
物理アドレスからの情報を有する２つの位置が仮想キャ
ッシュにあることになり、その位置のうちの１つだけの
情報が変更される。
【００１２】キャッシュのセンスアンプに対して適切な
電圧差が利用可能になるまで読出を遅延すべくバッファ
チェーンを使用することが既知である。これらのバッフ
ァチェーンはキャッシュのビットセルのいずれにも関係
がないので、キャッシュの製造の処理が変化しても、読
出サイクルの間にビットセルの性能に影響を及ぼしたよ
うには、処理による変更がタイミング遅延に影響を及ぼ
すことはない。
【００１３】
【発明の概要】キャッシュコアに、キャッシュ制御が行
なわれる集積タイミング回路を設けることによって、キ
ャッシュコアの記憶回路のタイミングの調整が有利に可
能になり、有利にさらにキャッシュアクセスの性能をキ
ャッシュのセンスアンプの起動に緊密に関連付けること
が有利に可能になることが発見された。
【００１４】
【発明の詳しい説明】本発明の考えられる最良の実施態
様の詳しい説明が以下に述べられる。この説明はこの発
明を例示的に示すことを意図しており、限定していると
考えられるべきではない。
【００１５】図１を参照して、この発明は、Ｘ８６命令
セットを実行するスーパースカラＸ８６マイクロプロセ
ッサ１００に即して最良に理解され得る。マイクロプロ
セッサは、４８６ＸＬバスまたは他の従来のマイクロプ
ロセッサバスを介して物理的にアドレスされる外部メモ
リ１０１に結合される。マイクロプロセッサ１００は、
内部アドレスおよびデータ（ＩＡＤ）バス１０２とＸＴ
ＡＲＧＥＴバス１０３とバイトキュー１０６とに結合さ
れる命令キャッシュ１０４を含み、バイトキュー１０６
は命令デコーダ１０８に結合される。命令デコーダ１０
８はＲＩＳＣコア１１０に結合される。ＲＩＳＣコア１
１０は、レジスタファイル１１２およびリオーダバッフ
ァ１１４を含み、さらに演算論理ユニット１３１（ＡＬ
Ｕ０）、演算論理およびシフトユニット１３２（ＡＬＵ
１＆ＳＨＦ）、スペシャルレジスタブロック１３３（Ｓ
ＲＢ）、ロード／ストア機能ユニット１３４（ＬＳＳＥ
Ｃ）、ブランチセクション１３５（ＢＲＬＳＥＣ）、お
よび浮動小数点ユニット１３６（ＦＰＵ）などのさまざ
まな機能単位を含む。
【００１６】ＲＩＳＣコア１１０は、機能単位に結合さ
れたＡおよびＢオペランドバス１１６、タイプおよびデ
ィスパッチ（ＴＡＤ）バス１１８、ならびに結果タグお
よび結果バス１４０を含む。ＡおよびＢオペランドバス
１１６はまたレジスタファイル１１２とリオーダバッフ
ァ１１４とに結合される。ＴＡＤバス１１８はまた命令
デコーダ１０８に結合される。結果バス１４０もまたリ
オーダバッファ１１４に結合される。さらに、ブランチ
セクション１３５は、Ｘターゲットバス１０３を介して
リオーダバッファ１１４と命令デコーダ１０８と命令キ
ャッシュ１０４とに結合される。
【００１７】命令キャッシュ１０４に加えて、マイクロ
プロセッサ１００はまたデータキャッシュ１５０（ＤＣ
ＡＣＨＥ）および物理タグ回路１６２を含む。データキ
ャッシュ１５０は、ＲＩＳＣコアのロード／ストア機能
単位１３４に結合され、さらにＩＡＤバス１０２に結合
される。物理タグ回路１６２は、ＩＡＤバス１０２を介
して命令キャッシュ１０４およびデータキャッシュ１５
０両方と相互に作用する。命令キャッシュ１０４および
データキャッシュ１５０は両方とも線形にアドレス可能
なキャッシュである。命令キャッシュ１０４およびデー
タキャッシュ１５０は物理的には離れているが両キャッ
シュは同じアーキテクチャを使用して編成されている。
すなわち両キャッシュはストアアレイおよび対応のタグ
アレイを含む。
【００１８】マイクロプロセッサ１００はまた、メモリ
管理ユニット（ＭＭＵ）１６４およびバスインタフェー
スユニット１６０（ＢＩＵ）を含む。メモリ管理ユニッ
ト１６４は、ＩＡＤバス１０２と物理タグ回路１６２と
に結合される。バスインタフェースユニット１６０は物
理タグ回路１６２とＩＡＤバス１０２とに結合され、さ
らに４８６ＸＬバスなどの外部マイクロプロセッサバス
に結合される。
【００１９】マイクロプロセッサ１００は命令のシーケ
ンスを含むコンピュータプログラムを実行する。コンピ
ュータプログラムは典型的には、コンピュータシステム
中のハードディスク、フロッピーディスク、または他の
不揮発性記憶媒体上に記憶される。プログラムが実行さ
れるとき、プログラムは記憶媒体から主メモリ１０１中
にロードされ、バスインタフェースユニット１６０を介
してマイクロプロセッサ１００によってアクセスされ
る。プログラムの命令および関連のデータが一旦主メモ
リ１０１中に入ると、個々の命令は実行のために準備さ
れ、最終的にマイクロプロセッサ１００によって実行さ
れる。
【００２０】主メモリ１０１中に記憶された後、命令は
バスインタフェースユニット１６０を介して命令キャッ
シュ１０４に渡され、そこで命令は一時的に保持され
る。命令デコーダ１０８は命令キャッシュ１０４からバ
イトキュー１０６を介して命令を受取り、その命令を整
列させかつバッファする。命令デコーダ１０８は命令を
調べかつとるべき適切な動作を判断する。たとえば、デ
コーダ１０８は、特定の命令がＰＵＳＨ、ＰＯＰ、ＬＯ
ＡＤ、ＡＮＤ、ＯＲ、ＥＸ ＯＲ、ＡＤＤ、ＳＵＢ、Ｎ
ＯＰ、ＪＵＭＰ、条件付のＪＵＭＰ（ＢＲＡＮＣＨ）、
または他の命令であるかを判断し得る。デコーダ１０８
がどの特定の命令が存在すると判断するかに依存して、
命令はＲＩＳＣコア １１０の適切な機能単位にディス
パッチされる。
【００２１】ＲＩＳＣコア １１０にディスパッチされ
る命令は典型的には、以下のフォーマット、つまりＯＰ
ＣＯＤＥ、ＯＰＥＲＡＮＤ Ａ、 ＯＰＡＲＮＤ
Ｂ、ＤＥＳＴＩＮＡＴＩＯＮ ＲＥＧＩＳＴＥＲの多重
フィールドを含む。たとえば、命令ＡＤＤ Ａ、Ｂ、Ｃ
はレジスタＡの内容をレジスタＢの内容に加え、さらに
その結果をレジスタＣ中に置くことを意味する。
【００２２】ＯＰ ＣＯＤＥは、命令デコーダ１０８か
らＲＩＳＣコア１１０の機能単位に、タイプおよびディ
スパッチ（ＴＡＤ）バス１１８を介して与えられる。特
定の命令のためのＯＰ ＣＯＤＥは適切な機能単位に与
えられなければならないだけでなく、その命令のための
指定されたＯＰＥＲＡＮＤもまた検索されかつ機能単位
に送られなければならない。特定のオペランドの値が主
メモリ１０１中に記憶されると、この値はとり出されデ
ータキャッシュ１５０中に記憶される。この値はその後
ロードストアセクション１３４によってロードされ、リ
オーダバッファ１１４に与えられる。特定のオペランド
の値がまだ計算されていなければ、その値がまず計算さ
れかつ機能単位が実行される前に機能単位に与えられな
ければならない。たとえば、現在の命令が先行する命令
に依存しているならば、先行する命令の結果が決定され
なければ現在の命令が実行できない。この状況は依存性
と呼ばれる。
【００２３】機能単位によって実行されるべき特定の命
令に必要とされるオペランドは、レジスタファイル１１
２またはリオーダバッファ１１４いずれかによってオペ
ランドバスに与えられる。オペランドバスはオペランド
を適切な機能単位に運ぶ。一旦機能単位がＯＰ ＣＯＤ
Ｅ、ＯＰＥＲＡＮＤ Ａ、およびＯＰＥＲＡＮＤ Ｂを
受取ると、機能単位は命令を実行し、かつ機能単位のす
べての出力とリオーダバッファ１１４とに結合されてい
る結果バス１４０上にその結果を置く。
【００２４】リオーダバッファ１１４は先入れ先出し
（ＦＩＦＯ）装置として管理される。命令が命令デコー
ダ１０８によってデコードされると、対応のエントリが
リオーダバッファ１１４において割り当てられる。命令
の実行が完了すると命令によって計算された結果の値は
その後、割り当てられたエントリ中に書込まれる。結果
の値はその後レジスタファイル１１２の中に書込まれ、
その命令に伴なう例外がなければ、さらには命令に影響
を及ぼす投機ブランチが未決定でなければ、命令は退却
する。その関連のエントリがリオーダバッファ１１４の
ヘッドに達したとき命令が完了していなければ、リオー
ダバッファ１１４の進行は命令が完了するまで停止す
る。しかしながら、さらなるエントリを続けて割り当て
ることができる。
【００２５】各機能単位には、その命令に対するオペラ
ンドが機能単位にまだ利用可能でないためにまだ完了し
ていない命令からのＯＰ ＣＯＤＥを記憶するための、
予約ステーション（ＲＳ）１２１−１２６が含まれる。
各予約ステーションは、後に予約ステーションに到着す
る抜けているオペランドのための場所を予約するタグと
ともに、命令のＯＰ ＣＯＤＥを記憶する。未決定の命
令が予約ステーションでそのオペランドとアセンブルさ
れている間にマイクロプロセッサ１００が他の命令を実
行し続けることができるので、この技術は性能を高め
る。
【００２６】マイクロプロセッサ１００は、デコーダ１
０８をＲＩＳＣコア１１０の機能単位から分離すること
によって順序外の命令発行に対処できる。より特定的に
は、リオーダバッファ１１４および機能単位の予約ステ
ーションは効果的に分散命令ウィンドウを確立する。し
たがって、デコーダ１０８は、たとえ命令が即座に実行
できなくても命令をデコードし続けることができる。命
令ウィンドウは、機能単位が続けて命令を実行し続ける
ときに引出す命令のプールとしての役割を果たす。命令
ウィンドウによって、マイクロプロセッサ１００に先見
能力が与えられる。依存性が一掃されオペランドが利用
可能になると、ウィンドウの中のより多くの命令が機能
単位によって実行され、デコーダはさらにより多くのデ
コードされた命令でそのウィンドウを満たし続ける。
【００２７】マイクロプロセッサ１００はその性能を高
めるべくＲＩＳＣコアのブランチセクション１３５を使
用する。分岐が起こると、次の命令は分岐の結果に依存
するので、プログラムの命令ストリームにおける分岐は
命令をフェッチするマイクロプロセッサの能力を妨げ
る。したがって、命令キャッシュ１０４のサクセサアレ
イにおいて記憶される情報を使用して予測される予測分
岐が、ブランチセクション１３５によって実行される。
ブランチセクション１３５は分岐の結果を調べ、予測分
岐が正しいかどうかを判断する。もし例外または分岐の
誤った予測があれば、誤って予測された分岐命令の後に
続いて割り当てられたリオーダバッファ１１４の内容が
放棄される。
【００２８】図２を参照して、この発明に関する命令キ
ャッシュ１０４が説明される。「線形アドレス可能なマ
イクロプロセッサキャッシュ」（“Linearly Addressab
le Microprocessor Cache ”）と題された出願連続番号
第０８／１４６，３８１号が引用例により援用され、こ
の出願は命令キャッシュ１０４の構造および動作を詳細
に説明している。命令キャッシュ１０４は線形にアドレ
スされた１６Ｋバイト４ウェイセットアソシアティブキ
ャッシュである。各セットは２５６エントリを含み、各
エントリは、１６バイト命令ブロック、線形アドレスタ
グ、および次の予測実行分岐情報を含む。命令キャッシ
ュ１０４は、キャッシュコントローラ１７０、アドレス
回路１７２、プリデコード回路１７４、およびキャッシ
ュアレイ１７６を含む。キャッシュコントローラ１７０
は、命令キャッシュ１０４の様々な動作を統制する制御
信号を与える。アドレス回路１７２はブランチセクショ
ン１３５から受け取られる論理ターゲットプログラムカ
ウンタに基づいて線形フェッチプログラムカウンタ（Ｆ
ＥＴＣＨ ＰＣ）を生成する。アドレス回路１７２はま
た外部メモリからのプリフェッチング命令に関連のＸ８
６保護検査およびアドレス生成を提供する。アドレス回
路１７２は、論理アドレスと線形アドレスとの間の変換
のための変換回路として機能する。プリデコード回路１
７４はプリフェッチされたＸ８６命令バイトをＩＡＤバ
ス１０２を介して受取り、各Ｘ８６命令バイトに対して
プリデコードビットを割当て、プリデコードされたＸ８
６命令バイトをキャッシュアレイ１７６に書込む。キャ
ッシュアレイ１７６はプリデコード回路１７４から受取
られた命令を記憶し、線形ＦＥＴＣＨ ＰＣ信号によっ
てアドレスされるとこれらの命令をバイトキュー１０６
に与える。
【００２９】キャッシュアレイ１７６は、３つの主アレ
イ、つまり命令キャッシュストアアレイ１８０、線形タ
グアレイ１８２、およびサクセサアレイ１８４で編成さ
れる。命令キャッシュストアアレイ１８０は１６バイト
命令を記憶する。線形タグアレイ１８２は命令に対応す
る線形アドレスタグを記憶する。サクセサアレイ１８４
は予め予測された分岐情報を記憶し、命令に対応して分
岐予測を支持すべく使用される。これらのアレイの各々
はアドレス回路１７２によって与えられる線形ＦＥＴＣ
Ｈ ＰＣアドレスによってアドレスされる。これらのア
レイの各々は以下で述べられるような同じキャッシュア
レイ構造を使用する。
【００３０】図３を参照して、この発明に関連のデータ
キャッシュ１５０の説明がなされる。「高性能ロード／
ストア機能単位およびデータキャッシュ」（“High Per
fomance Load / Store Functional Unit and Data Cach
e ”）と題された出願連続番号第０８／１４６，３７６
号が引用により援用され、この出願はデータキャッシュ
１５０の構造および動作を詳細に述べている。データキ
ャッシュ１５０は線形にアドレスされた８Ｋバイト４ウ
ェイセットアソシアティブキャッシュである。データキ
ャッシュ１５０の各セットは１２８エントリを含み、各
エントリは１６バイトブロックの情報を含む。データキ
ャッシュ１５０はデータキャッシュコントローラ３００
およびデータキャッシュアレイ３０４を含む。データキ
ャッシュコントローラ３００はデータキャッシュ１０４
のさまざまな動作を統制する制御信号を与える。データ
キャッシュコントローラ３００は制御信号（ＣＯＮＴＲ
ＯＬ）をロードストアセクション１３４およびＩＡＤバ
ス１０２から受取り、データキャッシュコントローラ３
００は制御信号をキャッシュアレイ３０４に与える。キ
ャッシュアレイ３０４はデータをブロックに記憶し、か
つ特定のブロックがアドレスされるとデータのブロック
を提供する。データキャッシュアレイ３０４はまたＩＡ
Ｄバス１０２と結合され、キャッシュコントローラ３０
０からの制御信号に加えて、データキャッシュアレイは
アドレス信号およびデータ信号をロードストアセクショ
ン１３４から受取る。
【００３１】データキャッシュアレイ３０４は、２つの
アレイ、つまりデータストアアレイ３１２およびデータ
線形タグ回路３１０で編成される。これらのアレイの各
々は以下に説明されるような同じキャッシュコアを含
む。データキャッシュアレイ３１２は２つのデータ信号
（ＤＡＴＡ Ａ、ＤＡＴＡ Ｂ）を受取りかつそれらを
ロード／ストア機能単位１３４に与える。データ線形タ
グ回路３０４はロード／ストア機能単位１３４によって
与えられる２つの線形アドレス（ＡＤＤＲ Ａ、ＡＤＤ
Ｒ Ｂ）によってアドレスされ、この２つの線形アドレ
スはまたデータストアアレイ３１２に与えられる。した
がって、データキャッシュアレイ３０４はデュアルポー
ト化メモリアレイであって、両方のポートがロード／ス
トア機能単位１３４と結合され２つのデータ値が同時に
書込まれまたは読出されることを可能にする。データス
トアアレイ３１２はまた線形タグアレイ３１０から制御
信号を受取る。これらのアレイの各々は以下で述べられ
るような同じキャッシュアレイ構造を使用する。
【００３２】図４を参照して、マイクロプロセッサ１０
０の中の各キャッシュアレイは、キャッシュコア４０
０、アドレス選択回路４０２、および入力／出力回路４
０４を含む。キャッシュアレイは命令キャッシュ１０４
およびデータキャッシュ１５０内に含まれ、さらに物理
タグ回路１６２およびメモリ管理回路１６４内に含まれ
る。アドレス選択回路４０２および入力／出力回路４０
４の両方はキャッシュによってきまるものである。すな
わち、これらの回路はキャッシュアレイの機能に依存し
て変化し得る。キャッシュコア４００はデコード回路４
１０、タイミング回路４１２、および記憶回路４１４を
含む。
【００３３】アドレス選択回路４０２は２つのアドレス
を受取りかつこれらのアドレスのうちの１つをインデッ
クスとしてキャッシュに与える。すなわち、アドレス選
択回路４０２はマルチプレクサとして機能する。アドレ
ス選択回路４０２は１クロックサイクルにおいて１つよ
りも多いアドレスを受取り得るキャッシュでのみ使用さ
れる。アドレス選択回路４０２はキャッシュコントロー
ラによって与えられた外部基準に基づいてどのアドレス
を渡すべきかを決定する。
【００３４】入力／出力回路４０４はキャッシュの機能
に基づいてさまざまな機能を提供する。たとえば、入力
／出力回路４０４は、どのセットが入力または出力とし
てわたされるべきかを選択すべくマルチウェイキャッシ
ュにおいて使用される。たとえば、データキャッシュ１
５０において、線形タグ３１０からのタグヒットは、ス
トアアレイ３１２に渡されどのセットが渡されるかを制
御する。さまざまなタグアレイにおいて、入力／出力回
路４０４は実際にタグ比較を行なう。
【００３５】キャッシュコア４００は、実際の情報が記
憶されかつその情報に関連の機能が行なわれるキャッシ
ュの一部分である。デコード回路４１０は、デコーダイ
ネーブル信号によってイネーブルされるビットワイズデ
コーダとして機能する。デコードイネーブル信号は、ア
レイ内のラインのうちの１つがターンオンされることを
可能にする。このようにしてビットセルの書込み読出し
が可能になる。タイミング回路４１２は、行がアクセス
されるときとキャッシュコアのセンスアンプが特定のビ
ットセルの電圧差を読出得るときとの間に正確な時間遅
延を与える。正確な時間とは、適切な電圧差を作るのに
必要な時間であり、これは処理またはフィーチュアサイ
ズなどに基づいて変化し得る。記憶回路４１４は行のす
べてのビットが同時にイネーブルされるビットセルのマ
トリクスを含む。このようにして、列当り１ビットだけ
がイネーブルされる。その後列がセンスされアレイにお
けるデータを判断する。
【００３６】図５を参照して、キャッシュコア４００の
デコード回路４１０、タイミング回路４１２、および記
憶回路４１４がより詳しく示されている。デコード回路
４１０は、複数のロウデコード回路４５２およびセンス
イネーブルデコーダ回路４５０を含む。タイミング回路
４１２は、タイミング放電トランジスタ４６０、タイミ
ングトランジスタ４６２、およびインバータ４６４を含
む。記憶回路４１４は、記憶回路４１４の各ビットライ
ンに対応する複数のコラムプリチャージトランジスタ４
７０、記憶回路４１４における各記憶位置に対応する複
数のビットセル４７２、およびビットセル４７２の各列
からの差異出力信号を受取るセンスアンプ４７４を含
む。
【００３７】センスイネーブルデコーダ回路４５０は、
入力として記憶アクセスを示すデコードイネーブル信号
を受取る。センスイネーブルデコーダ４５０への他の入
力はアクティブであり、このためデコードイネーブル信
号がアクティブであるときセンスイネーブルデコーダ回
路４５０は起動される。センスイネーブルデコーダ回路
４５０はタイミングイネーブル信号をタイミング放電ト
ランジスタ４６０に与える。
【００３８】各ロウデコード回路４５２は入力としてデ
コードイネーブル信号を受取る。さらに、各ロウデコー
ド回路４５２はアドレス選択回路４０２によって与えら
れるアドレス信号を受取る。デコードイネーブル信号が
アクティブであるとき、ロウデコード回路４５２はイネ
ーブルされアドレスをデコードする。各ロウデコード回
路４５２はアドレスを調べ、アドレスが特定の行のアド
レスに対応するかどうかを判断する。もしアドレスが特
定の行のアドレスに対応すると、この行のロウデコード
回路４５２は起動され、それによってビットセルのその
行を起動する。ビットセルのビットおよびＸビットライ
ンはハイにプリチャージされる。デコーダがビットの行
を起動すると、データを記憶する交差結合インバータは
低電圧をＮ型トランジスタの１つを介して記憶ビットセ
ルの中に駆動する。この動作はセンスアンプ４７４にお
いて電圧差を生成する。
【００３９】タイミングイネーブルトランジスタ４６０
の大きさおよびインバータ４６４の大きさを変えること
によって、デコードイネーブル信号が起動されるときと
センスアンプ４７４が起動されるときとの間のタイミン
グ差を変えることができる。タイミング差を変えること
によって、センスアンプ４７４内に蓄積する電圧を変え
ることが可能になる。したがって、コアのタイミングを
容易に調整することができる。
【００４０】タイミング放電トランジスタ４６０とイン
バータ４６４との間のラインはビットラインとよく似て
おり同じように動作するため、ビットセルの各行に対応
するタイミングトランジスタ４６２を設けることによっ
て、センスアンプ４７４のタイミングはビットセルの読
取動作のタイミングを追跡する。ビット列に接続される
Ｎ型トランジスタの数は、タイミング列４１２に接続さ
れるＮ型トランジスタの数に対応し、ビットセルのタイ
ミングを模倣する。さらに、これらのトランジスタを設
けることによって、タイミング回路の寄生値はキャッシ
ュコア４１４のいかなる変化をも反映する。
【００４１】インバータ４６４のレシオは、いつセンス
アンプ４７４がビットセルのビットおよびＸビットライ
ン間の電圧差を読出すかを決断する。すなわち、立下り
エッジへの感応しやすさ、したがって、電圧がセンスア
ンプ４７４において蓄積する時間は、タイミングイネー
ブル信号がアクティブになるときとセンスアンプ４７４
が起動されるときとの間の時間差によって決定される。
【００４２】ビットセル４７２は、ビット記憶を与える
べく当該技術で周知であるように設計される。ビット線
４７２はセルが存在するキャッシュに依存して異なる。
たとえば、セルは同期するかまたは同期しないかいずれ
かでセット／リセットされ、もしくはセルはシングルポ
ート化されるかまたはでデュアルポート化できる。
【００４３】他の実施例は前掲の特許請求の範囲内に存
在する。
【図面の簡単な説明】
【図１】この発明に従ったマイクロプロセッサのブロッ
ク図である。
【図２】この発明に従った線形アドレス命令キャッシュ
のブロック図である。
【図３】この発明に従った線形アドレスデータキャッシ
ュのブロック図である。
【図４】この発明に従ったキャッシュアレイのブロック
図である。
【図５】この発明に従ったキャッシュコアのブロック図
である。
【符号の説明】
４１０ デコード回路 ４１２ タイミング回路 ４１４ 記憶回路

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 デコーダ部分を含み、前記デコーダ部分
    はアドレス信号およびデコードイネーブル信号を受取
    り、前記デコーダ部分は、アドレス信号およびデコード
    イネーブル信号に応答してタイミングイネーブル信号お
    よび複数のビットセルイネーブル信号を与え、さらに、 前記デコーダ部分に結合されたタイミング部分を含み、
    前記タイミング部分は、前記タイミングイネーブル信号
    を前記デコーダ部分から受取り、さらに前記タイミング
    イネーブル信号に応答して読出制御信号を与え、前記タ
    イミング部分は前記タイミングイネーブル信号のどのく
    らい後に読出制御信号が与えられるかを制御し、さら
    に、 前記デコーダ部分および前記タイミング部分に結合され
    た記憶部分を含み、前記記憶部分は情報を記憶し、前記
    記憶部分は前記読出制御信号および前記ビットセルイネ
    ーブル信号の１つに応答して情報を提供する、メモリア
    レイ。
  2. 【請求項２】 前記記憶部分は、記憶された情報のビッ
    トに対応する複数の記憶セルを含み、さらに、 前記タイミング部分は前記複数の記憶セルに対応する複
    数のタイミングセルを含む、請求項１に記載のメモリア
    レイ。
  3. 【請求項３】 前記複数のタイミングセルの各々は、タ
    イミングトランジスタを含み、前記タイミングトランジ
    スタは前記記憶セルのタイミングを模倣し、前記タイミ
    ングセルはデコーダ部分と記憶部分との間に結合され
    る、請求項２に記載のメモリアレイ。
  4. 【請求項４】 前記記憶部分はさらにセンスアンプを含
    み、前記センスアンプは記憶セルからの電荷を決定し、
    前記タイミングトランジスタはセンスアンプに結合さ
    れ、前記センスアンプが記憶セルからの電荷を決定する
    ことをいつ引き起こすべきかを制御する、請求項３に記
    載のメモリアレイ。
  5. 【請求項５】 前記複数の記憶セルは行および列に配置
    され、記憶セルの行はビットセルイネーブル信号の１つ
    によってイネーブルされる、請求項２に記載のメモリア
    レイ。
  6. 【請求項６】 記憶セルの各ビットラインに対応するコ
    ラムプリチャージトランジスタを含み、各コラムプリチ
    ャージトランジスタはプリチャージ信号を受取るように
    結合され、さらに、 前記タイミング回路は前記タイミングイネーブル信号を
    受取るように結合されたタイミングセンストランジスタ
    を含む、請求項５に記載のメモリアレイ。
  7. 【請求項７】 入出力回路を含み、前記入出力回路は情
    報を受取りかつ情報をバスから与え、さらに、 入出力回路に結合されたメモリアレイを含み、 前記メモリアレイは、 デコーダ部分を含み、前記デコーダ部分はアドレス信号
    およびデコードイネーブル信号を受取り、前記デコーダ
    部分は前記アドレス信号および前記デコードイネーブル
    信号に応答してタイミングイネーブル信号および複数の
    ビットセルイネーブル信号を与え、さらに、 前記デコーダ部分に結合されたタイミング部分を含み、
    前記タイミング部分は前記デコーダ部分から前記タイミ
    ングイネーブル信号を受取り、さらに前記タイミングイ
    ネーブル信号に応答して読出制御信号を与え、前記タイ
    ミング部分は前記タイミングイネーブル信号のどれくら
    い後に前記読出制御信号が与えられるかを制御し、さら
    に、 前記デコーダ部分および前記タイミング部分に結合され
    た記憶部分を含み、前記記憶部分は前記入出力回路によ
    って与えられた情報を記憶し、前記記憶部分は前記読出
    制御信号および前記ビットセルイネーブル信号の１つに
    応答して情報を前記入出力回路に与える、キャッシュ。
  8. 【請求項８】 前記記憶部分は記憶された情報のビット
    に対応する複数の記憶セルを含み、さらに、 前記タイミング部分は前記複数の記憶セルに対応する複
    数のタイミングセルを含む、請求項７に記載のキャッシ
    ュ。
  9. 【請求項９】 前記複数のタイミングセルの各々はタイ
    ミングトランジスタを含み、前記タイミングトランジス
    タは前記記憶セルのタイミングを模倣し、前記タイミン
    グセルは前記デコーダ部分と前記記憶部分との間に結合
    される、請求項８に記載のキャッシュ。
  10. 【請求項１０】 前記記憶部分はセンスアンプをさらに
    含み、前記センスアンプは記憶セルからの電荷を決定
    し、前記タイミングトランジスタは、前記センスアンプ
    に結合され、さらに前記センスアンプが記憶セルからの
    電荷を決定することをいつ引起こすべきかを制御する、
    請求項９に記載のキャッシュ。
  11. 【請求項１１】 前記複数の記憶セルは行および列にお
    いて配置され、記憶セルの行はビットセルイネーブル信
    号の１つによってイネーブルされる、請求項９に記載の
    キャッシュ。
  12. 【請求項１２】 記憶セルの各ビットラインに対応する
    コラムプリチャージトランジスタをさらに含み、各コラ
    ムプリチャージトランジスタはプリチャージ信号を受取
    るように結合され、 前記タイミング回路はさらに前記タイミングイネーブル
    信号を受取るように結合されたタイミングセンストラン
    ジスタをさらに含む、請求項１１に記載のキャッシュ。
  13. 【請求項１３】 前記メモリアレイはマルチウェイアレ
    イとして配置され、さらに、 前記出力回路はアレイのどのセットをアクセスすべきか
    を選択する、請求項７に記載のキャッシュ。
  14. 【請求項１４】 前記バスと前記メモリアレイとの間に
    結合されたアドレス選択回路をさらに含み、前記アドレ
    ス選択回路は、２つのアドレス信号を受取り、さらに前
    記２つのアドレス信号のうちどちらをアドレス信号とし
    てメモリアレイのデコーダ部分に与えるべきかを決定す
    る、請求項７に記載のキャッシュ。
  15. 【請求項１５】 複数の機能単位と、 複数の機能単位に結合されたキャッシュとを含み、前記
    キャッシュは前記バスに結合された入出力回路を含み、
    前記入出力回路は情報を受取りかつ情報を前記バスから
    与え、さらに、 前記入出力回路に結合されたメモリアレイを含み、 前記メモリアレイは、 デコーダ部分を含み、前記デコーダ部分はアドレス信号
    およびデコードイネーブル信号を受取り、前記デコーダ
    部分は前記アドレス信号および前記デコードイネーブル
    信号に応答して、タイミングイネーブル信号および複数
    のビットセルイネーブル信号を与え、さらに、 前記デコーダ部分に結合されたタイミング部分を含み、
    前記タイミング部分は、前記デコーダ部分から前記タイ
    ミングイネーブル信号を受取り、さらに前記タイミング
    イネーブル信号に応答して読出制御信号を与え、前記タ
    イミング部分は、前記タイミングイネーブル信号のどの
    くらい後に前記読出制御信号が与えられるかを制御し、
    さらに、 前記デコーダ部分および前記タイミング部分に結合され
    た記憶部分を含み、前記記憶部分は、前記入出力回路に
    よって与えられた情報を記憶し、前記記憶部分は前記読
    出制御信号および前記ビットセルイネーブル信号の１つ
    に応答して前記入出力回路に情報を与える、マイクロプ
    ロセッサ。
  16. 【請求項１６】 前記キャッシュは命令キャッシュであ
    る、請求項１５に記載のマイクロプロセッサ。
  17. 【請求項１７】 前記命令キャッシュは、線形タグメモ
    リアレイおよび記憶メモリアレイを含む、請求項１６に
    記載のマイクロプロセッサ。
  18. 【請求項１８】 前記命令キャッシュはサクセッサメモ
    リアレイを含む、請求項１７に記載のマイクロプロセッ
    サ。
  19. 【請求項１９】 前記キャッシュはデータキャッシュで
    ある、請求項１５に記載のマイクロプロセッサ。
  20. 【請求項２０】 前記データキャッシュは、線形タグメ
    モリアレイおよびストアメモリアレイを含む、請求項１
    ９に記載のマイクロプロセッサ。
  21. 【請求項２１】 前記キャッシュは物理タグ回路であ
    る、請求項１５に記載のマイクロプロセッサ。
  22. 【請求項２２】 メモリ管理ユニットをさらに含み、前
    記メモリ管理ユニットは前記キャッシュを含む、請求項
    １５に記載のマイクロプロセッサ。
JP7214465A 1994-08-24 1995-08-23 メモリアレイ、キャッシュ、およびマイクロプロセッサ Withdrawn JPH08212779A (ja)

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