JPH05298089A - レジスタ - Google Patents

Abstract

(57)【要約】 【目的】 プログラムサイズの縮小化が図れ、又データ
格納領域の有効利用を図ることができるレジスタを提供
する。 【構成】 中央演算処理装置に接続されるレジスタの各
ビットデータによって該レジスタの各ビットに対応する
回路の動作制御を行うレジスタにおいて、一つのアドレ
スにて指定されるレジスタ９に、データの書き込み及び
当該書き込まれたデータの読み出しが可能な第１領域１
２と、０又は１のデータの書き込み動作により上記回路
を動作させ、上記中央演算処理装置が上記第１領域にア
クセスする際には上記回路を動作させない１又は０のデ
ータを上記中央演算処理装置へ送出する第２領域４,７
と、を共に備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば中央演算処理装
置に接続されるレジスタに関する。

【０００２】

【従来の技術】従来より、中央演算処理装置と組み合わ
されるレジスタのタイプとして、例えば当該レジスタの
あるビットに「１」を書き込めば「１」が読みだせる、即ち
当該レジスタに書き込んだ値が読めるタイプのものと、
逆に、書き込んだ値が読み出せない、即ちレジスタへの
値の書込動作にて該レジスタに接続される次段の装置の
動作を制御するタイプのものとがある。一方、中央演算
処理装置が処理する命令の一つに、あるレジスタに書き
込まれた値を読み出し、必要なビットのみのセットもし
くはリセットを行い、セットあるいはリセットしたデー
タを上記レジスタに書き込む動作を１ステップの命令で
実行する機能である、ビット操作命令がある。

【０００３】レジスタにおける各ビットデータによって
ある単一の機能を行う単一機能回路の動作が制御される
ような場合に該レジスタの各ビットデータを制御する方
法として、上述した書き込んだ値を読み出せないタイプ
のレジスタにあっては、図４に示すように、起動したい
上記単一機能回路に対応する上記レジスタのビットデー
タのみを起動させるべき値とし、その他のビットデータ
は起動しない値として即値でアキュームレータに読み込
み、このアキュームレータから上記レジスタにその値を
書き込む方法があり、又、書き込んだ値を読めるタイプ
のレジスタにあっては、上記ビット操作命令によれば良
い。

【０００４】

【発明が解決しようとする課題】ところが、上述した、
書き込んだ値を読み出せないビットと、上述した、書き
込んだ値が読み出せるビットとを同じレジスタ、即ち同
じアドレス内に共存したとすると、書き込んだ値を読み
出せないビットにおいては、図５に示すように、書き込
んだときの値がビット操作命令により変化した場合には
元の値に書き直さなければならない。このように、同一
のアドレスに機能の異なるビットを割り付けると、値の
書き直しという余分な命令記述文が必要になりプログラ
ムサイズが大きくなり、プログラム効率がよくないとい
う問題点があり、又、プログラム数の増加に伴う演算時
間の遅延という問題もある。したがって、従来、同一ア
ドレスにおいて上述したような機能の異なるビットを割
り付けることは行なわれておらず、数ビットからなる格
納データにおいても１バイトの領域を占めておりデータ
記憶装置におけるデータ格納領域が効率的に使用されて
いないという問題点もあった。本発明はこのような問題
点を解決するためになされたもので、プログラムサイズ
の縮小化が図れ、演算時間の短縮化が可能で又データ格
納領域の有効利用を図ることができるレジスタを提供す
ることを目的とする。

【０００５】

【課題を解決するための手段】本発明は、中央演算処理
装置に接続されるレジスタの各ビットデータによって該
レジスタの各ビットに対応する回路の動作制御を行うレ
ジスタにおいて、一つのアドレスにて指定されるレジス
タに、データの書き込み及び当該書き込まれたデータの
読み出しが可能な第１領域と、０又は１のデータの書き
込み動作により上記回路を動作させ、上記中央演算処理
装置が上記第１領域にアクセスする際には上記回路を動
作させない１又は０のデータを上記中央演算処理装置へ
送出する第２領域と、を共に備えたことを特徴とする。

【０００６】尚、上記第２領域は、上記中央演算処理装
置から書込信号が供給されることで上記中央演算処理装
置の送出データを該送出データにより動作制御される回
路へ送出するデータ第１送出手段と、上記中央演算処理
装置から読出信号が供給されることで上記中央演算処理
装置へ上記回路を動作させない１又は０のデータを送出
するデータ第２送出手段とを備えることができ、上記第
１領域はラッチ回路にて構成することができる。

【０００７】

【作用】このように構成することで、あるアドレスにお
けるデータ格納場所であるレジスタを指定しビット操作
命令を実行した場合、中央演算処理装置が第１領域にア
クセスする際には第２領域は、該第２領域へのデータの
書き込み動作により動作する回路を動作させないデータ
を中央演算処理装置へ送出するので、従来のように、第
２領域に対応する回路が動作しない値を書き込み直す必
要がなく、プログラムサイズの縮小及び処理時間の短縮
する作用をする。

【０００８】

【実施例】本発明のレジスタの一実施例について図１を
参照し以下に説明する。尚、図１に示すレジスタ９は、
複数存在するレジスタの一つであって一のアドレス値が
付されており、また、３ビットから構成され、その内２
ビットは中央演算処理装置１からデータの書き込みのみ
が可能な構成を有し、残り１ビットがデータの読み書き
が可能な構成を有するものである。尚、レジスタ９の構
成ビット数及び上述した内訳内容はもちろん上述したも
のに限られるものではない。又、レジスタ９は中央演算
処理装置１と同じ集積回路内に設けられても良いし、別
設しても良い。

【０００９】中央演算処理装置１に接続されるデータバ
スの内の一つの信号線は、レジスタ９の１ビット目の構
成部分の一つであるトライステートバッファ４aの入力
側に接続される。トライステートバッファ４aは、中央
演算処理装置１が送出する書込制御信号の反転信号(以
下、反転書込信号と記す)及びレジスタを指定するため
のアドレス信号を復調するアドレスデコーダ２が送出す
る選択信号の反転信号(以下、反転選択信号と記す)の負
論理積動作を行うＡＮＤ回路１０の出力側がディスエイ
ブル端子に接続され、上記ＡＮＤ回路１０より負レベル
の出力信号が供給されることで中央演算処理装置１の出
力信号を反転したデータを送出状態とする。このような
トライステートバッファ４aの出力側は、中央演算処理
装置１が送出する「１」の信号にて機能する単一機能の回
路３に接続される。

【００１０】又、トライステートバッファ４aの入力側
には、レジスタ９の１ビット目の構成部分の一つである
トライステートバッファ４bの出力側が接続される。ト
ライステートバッファ４bは、入力側が接地され、中央
演算処理装置１が送出する読出制御信号の反転信号(以
下、反転読出信号と記す)及び上記アドレスデコーダ２
が送出する上記反転選択信号の負論理積動作を行うＡＮ
Ｄ回路１１の出力側がディスエイブル端子に接続され、
上記ＡＮＤ回路１１より負レベルの出力信号が供給され
ることで中央演算処理装置１へ負レベルのデータを送出
状態とする。尚、上述したトライステートバッファ４a
及び４bにてレジスタ９の１ビット目を構成する。

【００１１】上述した、レジスタ９の１ビット目と同様
に、レジスタ９の２ビット目も同様に構成される。すな
わち、中央演算処理装置１の一つの信号線は、レジスタ
９の２ビット目の構成部分の一つであるトライステート
バッファ７aの入力側に接続される。トライステートバ
ッファ７aは、上記ＡＮＤ回路１０の出力側がディスエ
イブル端子に接続され、上記ＡＮＤ回路１０より負レベ
ルの出力信号が供給されることで中央演算処理装置１の
出力信号をデータ送出状態とする。このようなトライス
テートバッファ７aの出力側は、中央演算処理装置１の
「０」の出力信号にて機能する単一機能の回路８に接続さ
れる。

【００１２】又、トライステートバッファ７aの入力側
には、レジスタ９の２ビット目の構成部分の一つである
トライステートバッファ７bの出力側が接続される。ト
ライステートバッファ７bは、入力側が所定電位の電源
に接続され、上記ＡＮＤ回路１１の出力側がディスエイ
ブル端子に接続され、上記ＡＮＤ回路１１より負レベル
の出力信号が供給されることで中央演算処理装置１へ正
レベルのデータを送出状態とする。尚、上述したトライ
ステートバッファ７a及び７bにてレジスタ９の２ビット
目を構成する。以上説明したように、レジスタ９の１及
び２ビットは、書き込みのみが行えるビットを構成して
いる。

【００１３】レジスタ９の３ビット目は、データの読み
書きが行えるビットである。中央演算処理装置１の一つ
の信号線は、レジスタ９の２ビット目を構成するラッチ
回路１２の入力端子に接続される。ラッチ回路１２は、
上記ＡＮＤ回路１０の出力側がラッチ回路１２のクロッ
ク端子に接続され、上記ＡＮＤ回路１０より負レベルの
出力信号が供給されることで中央演算処理装置１の出力
信号を取り込む。又、ラッチ回路１２の出力側は、次段
の回路に接続されるとともに、上記ＡＮＤ回路１１の出
力側がディスエイブル端子に接続されるトライステート
バッファ１２aの入力側に接続され、トライステートバ
ッファ１２aの出力側は、ラッチ回路１２の入力側に接
続される。

【００１４】よってラッチ回路１２は、ＡＮＤ回路１０
から反転書込信号が供給されることで中央演算処理装置
１が送出するデータを取り込み、一方ＡＮＤ回路１１か
ら反転読出信号が供給されることでラッチ回路１２の格
納データをトライステートバッファ１２aを介して中央
演算処理装置１へ送出する。

【００１５】このように構成されるレジスタの動作を以
下に説明する。中央演算処理装置１が送出するアドレス
信号にてレジスタが指定される。今、図１に示すレジス
タ９が指定されたとする。次に、中央演算処理装置１が
レジスタ９の１ビット目であるバッファ４に「１」のデー
タを書き込むビット操作命令を実行すると、まず中央演
算処理装置１は読出動作を行うので、ＡＮＤ回路１１か
ら反転読出信号が送出されトライステートバッファ４b
が動作状態となり、バッファ４は中央演算処理装置１へ
「０」のデータを送出する。よってバッファ４から「０」の
データが読み出されたことになる。

【００１６】次に、中央演算処理装置１は、バッファ４
への書き込み動作を行うことで、ＡＮＤ回路１０から反
転書込信号が送出されトライステートバッファ４aが動
作状態となるので、中央演算処理装置１から「１」のデー
タがバッファ４へ送出されバッファ４にはこれが反転さ
れた「０」のデータの書き込みが行なわれる。よってバッ
ファ４から単一機能の回路３のクリア端子へ「０」のデー
タが供給され、単一機能回路３はクリアされる。

【００１７】尚、中央演算処理装置１が、レジスタ９の
バッファ４以外のビットを操作するビット操作命令を実
行した場合、中央演算処理装置１は上述したように、バ
ッファ４から「０」のデータを読み出した後、「０」のデー
タをバッファ４へ送出する。よってバッファ４には該
「０」を反転した「１」のデータが書き込まれ、バッファ４
から単一機能回路３へ「１」のデータが送出されるので、
単一機能回路３はクリアされない。

【００１８】同様に、中央演算処理装置１がレジスタ９
の２ビット目であるバッファ７に「０」のデータを書き込
むビット操作命令を実行すると、まず中央演算処理装置
１は読出動作を行うので、ＡＮＤ回路１１から反転読出
信号が送出されトライステートバッファ７bが動作状態
となり、バッファ７は中央演算処理装置１へ「１」のデー
タを送出する。よってバッファ７から「１」のデータが読
み出されたことになる。次に、中央演算処理装置１は、
バッファ７への書き込み動作を行うことで、ＡＮＤ回路
１０から反転書込信号が送出されトライステートバッフ
ァ７aが動作状態となり、バッファ７に「０」のデータが
送出され、バッファ７には「０」のデータの書き込みが行
なわれる。よってバッファ７から単一機能の回路８のク
リア端子へ「０」のデータが送出される。よって、単一機
能回路８はクリアされる。

【００１９】尚、中央演算処理装置１が、レジスタ９の
バッファ７以外のビットを操作するビット操作命令を実
行した場合、中央演算処理装置１は上述したように、バ
ッファ７から「１」のデータを読み出した後、再び「１」の
データをバッファ７へ書き込むので、バッファ７から
「１」のデータが単一機能回路８へ送出され、単一機能回
路８はクリアされない。

【００２０】一方、ラッチ回路１２は、上述したよう
に、ＡＮＤ回路１０から反転書込信号が供給されること
で中央演算処理装置１が送出するデータを取り込み、一
方ＡＮＤ回路１１から反転読出信号が供給されることで
ラッチ回路１２の格納データをトライステートバッファ
１２aを介して中央演算処理装置１へ送出する。以上説
明した動作をまとめて図３に示す。

【００２１】尚、連続してビット操作命令を実行したと
きのレジスタの変化の様子を図２に示す。

【００２２】このようにビット操作命令を有する中央演
算処理装置において、特定値のみを書き込んだ場合のみ
意味を持つビットと、「０」、「１」の両方のデータに対し
て意味を持つビットを同一アドレスのレジスタに配置し
ても、ビット操作命令にて指定された、データの読み書
きが可能なビット以外のビット、即ち書き込みのみが可
能なビットにおけるデータには、当該ビット操作命令の
影響を与えることはなく、１ステップの命令で上記レジ
スタへのデータの書き込みが可能となる。よって、プロ
グラムサイズの縮小を図ることができ、プログラム実行
処理時間の短縮を図ることができる。さらに、プログラ
ムサイズの縮小化によりデータ格納領域の効率利用が図
られる。

【００２３】具体例にて示すと、図４及び図５に示す従
来のレジスタを使用した場合、プログラムバイト数はそ
れぞれ４バイトを要し、プログラムの処理時間は５マシ
ンサイクル、１０マシンサイクルを要するが、図３に示
す本実施例のレジスタを使用した場合、プログラムバイ
ト数は２バイト、処理時間は５マシンサイクルにてす
む。

【００２４】

【発明の効果】以上詳述したように本発明によれば、あ
るアドレスにおけるデータ格納場所であるレジスタを指
定しビット操作命令を実行した場合、中央演算処理装置
が第１領域にアクセスする際には第２領域は、該第２領
域へのデータの書き込み動作により動作する回路を動作
させないデータを中央演算処理装置へ送出するので、従
来のように、第２領域に対応する回路が動作しない値を
書き込み直す必要がなく、プログラムサイズの縮小及び
処理時間の短縮を図ることができる。

【図面の簡単な説明】

【図１】 本発明のレジスタの一実施例における構成を
示すブロック図である。

【図２】 本発明のレジスタにおいて、連続してビット
操作命令を実行したときのレジスタの変化の様子を示す
図である。

【図３】 本発明のレジスタに対する動作を示すフロー
チャートである。

【図４】 従来のレジスタに対する動作を示すフローチ
ャートである。

【図５】 従来のレジスタに対する動作を示すフローチ
ャートである。

【符号の説明】

１…中央演算処理装置、３…単一機能の回路、４…バッ
ファ、７…バッファ、８…単一機能の回路、９…レジス
タ、１０及び１１…ＡＮＤ回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 中央演算処理装置に接続されるレジスタ
   の各ビットデータによって該レジスタの各ビットに対応
   する回路の動作制御を行うレジスタにおいて、一つのア
   ドレスにて指定されるレジスタに、データの書き込み及
   び当該書き込まれたデータの読み出しが可能な第１領域
   と、０又は１のデータの書き込み動作により上記回路を
   動作させ、上記中央演算処理装置が上記第１領域にアク
   セスする際には上記回路を動作させない１又は０のデー
   タを上記中央演算処理装置へ送出する第２領域と、を共
   に備えたことを特徴とするレジスタ。
2. 【請求項２】 上記第２領域は、上記中央演算処理装置
   から書込信号が供給されることで上記中央演算処理装置
   の送出データを該送出データにより動作制御される回路
   へ送出するデータ第１送出手段と、上記中央演算処理装
   置から読出信号が供給されることで上記中央演算処理装
   置へ上記回路を動作させない１又は０のデータを送出す
   るデータ第２送出手段とを有する請求項１記載のレジス
   タ。
3. 【請求項３】 上記第１領域はラッチ回路にて構成され
   る、請求項１又は２記載のレジスタ。