JPH05298097A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH05298097A JPH05298097A JP4099694A JP9969492A JPH05298097A JP H05298097 A JPH05298097 A JP H05298097A JP 4099694 A JP4099694 A JP 4099694A JP 9969492 A JP9969492 A JP 9969492A JP H05298097 A JPH05298097 A JP H05298097A
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- instruction
- pipeline
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- cache
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Abstract
(57)【要約】
【目的】 パイプライン命令処理機能をもつ計算機にお
いてスコアボーディング機能を持たせて、命令をデータ
フロー依存の発生位置までに限り、後方に挿入し直しパ
イプの中身を消去することなく処理を続けかつキャッシ
ュにデータが読み込まれるまで何サイクルも待つことな
く処理することにより、プロセッサにおける処理能力の
向上を得る。 【構成】 命令パイプラインが処理されていく過程で、
比較器７でプリフェッチ・キュー２及びパイプライン上
の複数個の命令のデータフロー依存をスコアボード８に
記録し、ある命令セットにおいてキャッシュミス検出器
９がキャッシュミスの発生を検出した時その命令セット
をいったん退避専用キュー１１に格納して次の命令を処
理する。その間セレクタ１２はスコアボードを調べキャ
シュミスが発生した命令とデータフロー依存が発生する
命令の位置を検知し、命令の進み方をタイミング回路１
４により調整しデータフロー依存が発生した命令の前に
挿入する。
いてスコアボーディング機能を持たせて、命令をデータ
フロー依存の発生位置までに限り、後方に挿入し直しパ
イプの中身を消去することなく処理を続けかつキャッシ
ュにデータが読み込まれるまで何サイクルも待つことな
く処理することにより、プロセッサにおける処理能力の
向上を得る。 【構成】 命令パイプラインが処理されていく過程で、
比較器７でプリフェッチ・キュー２及びパイプライン上
の複数個の命令のデータフロー依存をスコアボード８に
記録し、ある命令セットにおいてキャッシュミス検出器
９がキャッシュミスの発生を検出した時その命令セット
をいったん退避専用キュー１１に格納して次の命令を処
理する。その間セレクタ１２はスコアボードを調べキャ
シュミスが発生した命令とデータフロー依存が発生する
命令の位置を検知し、命令の進み方をタイミング回路１
４により調整しデータフロー依存が発生した命令の前に
挿入する。
Description
【０００１】
【産業上の利用分野】この発明は、パイプライン処理機
能を持つ計算機において、キャッシュミスを発生させた
命令をパイプライン上後方へ移動することにより処理を
高速化する方法に関するものである。
能を持つ計算機において、キャッシュミスを発生させた
命令をパイプライン上後方へ移動することにより処理を
高速化する方法に関するものである。
【０００２】
【従来の技術】一般に、３２ビット・マイクロプロセッ
サでは高速化の手段としてパイプライン方式が用いられ
ている。プロセッサの内部はいくつかの機能ブロックの
ステージから構成され、各ブロックは入力を処理して次
のブロックへその結果をわたすようになっている。従来
例として、図４にパイプラインの構成図をまた図５にパ
イプ・ライン処理の概要を示す。この図４と図５は「３
２ビットマイクロプロセッサ入門」（南宗宏著、ＣＱ出
版社）に示されたものである。
サでは高速化の手段としてパイプライン方式が用いられ
ている。プロセッサの内部はいくつかの機能ブロックの
ステージから構成され、各ブロックは入力を処理して次
のブロックへその結果をわたすようになっている。従来
例として、図４にパイプラインの構成図をまた図５にパ
イプ・ライン処理の概要を示す。この図４と図５は「３
２ビットマイクロプロセッサ入門」（南宗宏著、ＣＱ出
版社）に示されたものである。
【０００３】図５において、１はバス・インターフェー
ス（ＢＣＵ）で、２は命令を溜めておくプリフェッチ・
キュー（ＰＦＵ）で、３は命令をデコードするデコーダ
・ユニット（ＩＤＵ）である。４はアドレスの生成・変
換を行なうステージ（ＥＡＧ）である。５は実行のステ
ージ（ＥＸＵ）である。
ス（ＢＣＵ）で、２は命令を溜めておくプリフェッチ・
キュー（ＰＦＵ）で、３は命令をデコードするデコーダ
・ユニット（ＩＤＵ）である。４はアドレスの生成・変
換を行なうステージ（ＥＡＧ）である。５は実行のステ
ージ（ＥＸＵ）である。
【０００４】次にパイプ・ラインの流れの概略を図５で
示す。ＢＣＵ１によるバス・アクセスで読み出された命
令が、ＰＦＵ２のプリフェッチ・キューに溜り、ＩＤＵ
３のデコーダへ渡されてデコードされる。そして、デコ
ーダからアドレスの情報がＥＡＧ３へ渡され、アドレス
が生成・変換されＥＸＵ５で実行される。ここで、プリ
フェッチ・キュー２には連続する命令がいくつも順番に
溜っているものとする。
示す。ＢＣＵ１によるバス・アクセスで読み出された命
令が、ＰＦＵ２のプリフェッチ・キューに溜り、ＩＤＵ
３のデコーダへ渡されてデコードされる。そして、デコ
ーダからアドレスの情報がＥＡＧ３へ渡され、アドレス
が生成・変換されＥＸＵ５で実行される。ここで、プリ
フェッチ・キュー２には連続する命令がいくつも順番に
溜っているものとする。
【０００５】図６は命令１から順番にアクセスされる場
合のパイプ・ラインの様子を図示したものである。６０
１〜６０８はサイクルはそれぞれ１サイクルに対応す
る。サイクル６０１ではバス・アクセス１で命令１が読
み出されたところである。次にサイクル６０２では命令
１はデコーダ３に渡され、同時に命令２がバス・アクセ
ス１で読み出されたところである。サイクル６０３に移
ると命令１、命令２は次のステージにそれぞれ移り新し
く命令３がフェッチされる。そして、サイクル６０４、
サイクル６０５の様に順番に各命令は同時にそれぞれの
ステージで処理されていく。このように１つの命令をい
くつかのステージに分割し各ステージの処理を同時にい
くつも処理していく機能をパイプ・ライン制御機能とい
う。
合のパイプ・ラインの様子を図示したものである。６０
１〜６０８はサイクルはそれぞれ１サイクルに対応す
る。サイクル６０１ではバス・アクセス１で命令１が読
み出されたところである。次にサイクル６０２では命令
１はデコーダ３に渡され、同時に命令２がバス・アクセ
ス１で読み出されたところである。サイクル６０３に移
ると命令１、命令２は次のステージにそれぞれ移り新し
く命令３がフェッチされる。そして、サイクル６０４、
サイクル６０５の様に順番に各命令は同時にそれぞれの
ステージで処理されていく。このように１つの命令をい
くつかのステージに分割し各ステージの処理を同時にい
くつも処理していく機能をパイプ・ライン制御機能とい
う。
【０００６】しかし、実際の処理の流れの中では、命令
の各ステージの処理時間の間にばらつきがあり、オペラ
ンドの読みだし／書き込み、アドレス計算でのメモリ間
参照のバス・サイクルの挿入、データ・フェッチでのキ
ャッシュ・ミスの発生などがあって図６のように単純に
処理が流れていくわけではない。
の各ステージの処理時間の間にばらつきがあり、オペラ
ンドの読みだし／書き込み、アドレス計算でのメモリ間
参照のバス・サイクルの挿入、データ・フェッチでのキ
ャッシュ・ミスの発生などがあって図６のように単純に
処理が流れていくわけではない。
【０００７】従来技術では、キャッシュ・ミスが発生し
たときには図５において命令１がサイクル６０３のとこ
ろでキャッシュ・ミスを検知するとパイプ・ラインの流
れはそこで止まりメモリからキャッシュにデータが読み
込まれるのを待ち、メモリからキャッシュに読み込まれ
た後、順調に処理が行なわれた場合のサイクル６０４と
同じ状態へと移行することにより、パイプ・ラインの内
容を消すことを防いできた。
たときには図５において命令１がサイクル６０３のとこ
ろでキャッシュ・ミスを検知するとパイプ・ラインの流
れはそこで止まりメモリからキャッシュにデータが読み
込まれるのを待ち、メモリからキャッシュに読み込まれ
た後、順調に処理が行なわれた場合のサイクル６０４と
同じ状態へと移行することにより、パイプ・ラインの内
容を消すことを防いできた。
【０００８】
【発明が解決しようとする課題】従来技術の手段では、
パイプ・ラインの内容を消すことを防ぐ効果はあっても
キャッシュ・ミス発生時にパイプ・ラインの流れをデー
タがメモリからキャッシュ内に読み込まれるまで止めて
おかなければならない。また、メモリからデータをロー
ドするのには、かなり時間がかかり、そのため処理は何
サイクルも待たされることになり、その間は無駄に費や
されることになる。
パイプ・ラインの内容を消すことを防ぐ効果はあっても
キャッシュ・ミス発生時にパイプ・ラインの流れをデー
タがメモリからキャッシュ内に読み込まれるまで止めて
おかなければならない。また、メモリからデータをロー
ドするのには、かなり時間がかかり、そのため処理は何
サイクルも待たされることになり、その間は無駄に費や
されることになる。
【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、キャッシュ・ミス発生時に処
理の流れをできるだけ止めることなく行ない、その結果
パイプ・ライン制御機能の処理性能の向上を目的とする
ものである。
るためになされたもので、キャッシュ・ミス発生時に処
理の流れをできるだけ止めることなく行ない、その結果
パイプ・ライン制御機能の処理性能の向上を目的とする
ものである。
【００１０】
【課題を解決するための手段】この発明に係わる情報処
理装置は、プリフェッチキューと命令パイプライン中に
蓄えられている全ての複数の命令が指定するレジスタオ
ペランドとメモリオペランドのアドレスを比較する比較
手段と、該比較手段の出力から、同一オペランドを指定
しているものを検出した場合に、命令の実行順序と同一
の順番をオペランドに対して付加し記録する記録手段
と、命令パイプライン上の命令のアドレスを生成・変換
した段階でキャッシュと比較し該命令にキャッシュミス
が発生したか否かを検出する検出手段と、該キャッシュ
ミス検出手段の出力を受けてキャッシュミス発生時に該
命令をパイプライン上から除去する除去手段と、該除去
手段によって命令パイプライン上から除去されたキャッ
シュミス発生命令を格納しておく格納手段と、上記記録
手段によって得られた記録を参照し、上記格納手段によ
って格納された命令とデータフロー依存が発生している
命令のパイプライン上の位置を検出しパイプライン上に
戻す位置を選択する選択手段と、キャッシュミス発生時
に、命令パイプラインから除去された命令の位置の命令
パイプラインの進みと、命令パイプラインに別途格納さ
れた命令を挿入する位置のパイプラインの進みを調節す
るタイミング調整手段と、上記選択手段によって選択さ
れた位置に上記タイミング調整手段によって進み方を調
整されたパイプライン上に別途格納された命令を戻す戻
し手段と、を設けたものである。
理装置は、プリフェッチキューと命令パイプライン中に
蓄えられている全ての複数の命令が指定するレジスタオ
ペランドとメモリオペランドのアドレスを比較する比較
手段と、該比較手段の出力から、同一オペランドを指定
しているものを検出した場合に、命令の実行順序と同一
の順番をオペランドに対して付加し記録する記録手段
と、命令パイプライン上の命令のアドレスを生成・変換
した段階でキャッシュと比較し該命令にキャッシュミス
が発生したか否かを検出する検出手段と、該キャッシュ
ミス検出手段の出力を受けてキャッシュミス発生時に該
命令をパイプライン上から除去する除去手段と、該除去
手段によって命令パイプライン上から除去されたキャッ
シュミス発生命令を格納しておく格納手段と、上記記録
手段によって得られた記録を参照し、上記格納手段によ
って格納された命令とデータフロー依存が発生している
命令のパイプライン上の位置を検出しパイプライン上に
戻す位置を選択する選択手段と、キャッシュミス発生時
に、命令パイプラインから除去された命令の位置の命令
パイプラインの進みと、命令パイプラインに別途格納さ
れた命令を挿入する位置のパイプラインの進みを調節す
るタイミング調整手段と、上記選択手段によって選択さ
れた位置に上記タイミング調整手段によって進み方を調
整されたパイプライン上に別途格納された命令を戻す戻
し手段と、を設けたものである。
【００１１】
【作用】この発明においては、キャッシュミス検出手段
によってキャッシュミスを検出すると出力信号によりそ
の命令をパイプライン上から除去手段により除去し、格
納手段に格納し、同時に検出手段の出力信号を受けて選
択手段は記録手段を参照し、格納手段に格納された命令
を戻す位置をパイプライン上で決定し、タイミング調整
手段によりパイプラインの進み具合を調整し、格納され
ていた命令を戻し手段によりパイプライン上に戻す。
によってキャッシュミスを検出すると出力信号によりそ
の命令をパイプライン上から除去手段により除去し、格
納手段に格納し、同時に検出手段の出力信号を受けて選
択手段は記録手段を参照し、格納手段に格納された命令
を戻す位置をパイプライン上で決定し、タイミング調整
手段によりパイプラインの進み具合を調整し、格納され
ていた命令を戻し手段によりパイプライン上に戻す。
【００１２】
【実施例】以下、この発明の一実施例を図面について説
明する。また、図１においては図５の従来例と同一また
は相当部分には同一符号を用いている。本実施例では命
令パイプラインの先頭の命令（命令１）でキャッシュミ
スが発生し、命令１は３つ後方にある命令４とデータフ
ロー依存が発生しているものとする。
明する。また、図１においては図５の従来例と同一また
は相当部分には同一符号を用いている。本実施例では命
令パイプラインの先頭の命令（命令１）でキャッシュミ
スが発生し、命令１は３つ後方にある命令４とデータフ
ロー依存が発生しているものとする。
【００１３】図１中、１はバス・インターフェース（Ｂ
ＣＵ）、２はプリフェッチ・キュー（ＰＦＵ）、３はデ
コーダ（ＩＤＵ）、４はアドレス生成・変換（ＥＡ
Ｇ）、５は実行（ＥＸＵ）の各ステージでそれぞれ図５
に対応しており、処理の流れも前述の通りである。また
６はデータフェッチのステージで、ＥＡＧ４で生成・変
換されたアドレスをもとにデータをフェッチするステー
ジである。７はバス・アクセスによって読み出される全
ての命令のレジスタ・オペランド及びメモリアドレスを
比較してそれまでに読み出されたどの命令とデータフロ
ー依存が発生しているかを調べる比較器である。８は比
較器７で調べた結果を保持するスコアボードである。９
はＥＡＧ４で生成・変換されたアドレスを調べキャッシ
ュミスが発生したかどうかを調べる。１０はＥＡＧ４で
キャッシュミスが発生した場合、キャッシュミス検出器
９からの出力信号を受けて、ミス命令を格納手段に送り
パイプライン上から命令を除去する除去器である。１１
は除去器１０によってパイプライン上から除去された命
令を格納しておくためのミス命令退避キューである。１
２はキャッシュミス検出器からの出力信号を受け、スコ
アボード８を調べミス命令とデータフロー依存が発生し
ている命令のパイプライン上の位置を検出するセレクタ
である。１３はセレクタ１２の出力信号を受けてミス命
令の退避キュー１１に格納されたミス命令をパイプライ
ン上の指定された位置に戻す手段である。１４はセレク
タ１２の出力信号を受けて格納されている命令をパイプ
ライン上に戻す位置から前にある命令を１つ進め後ろの
命令を止め該ミス命令を戻す位置を与えるタイミング調
整回路である。
ＣＵ）、２はプリフェッチ・キュー（ＰＦＵ）、３はデ
コーダ（ＩＤＵ）、４はアドレス生成・変換（ＥＡ
Ｇ）、５は実行（ＥＸＵ）の各ステージでそれぞれ図５
に対応しており、処理の流れも前述の通りである。また
６はデータフェッチのステージで、ＥＡＧ４で生成・変
換されたアドレスをもとにデータをフェッチするステー
ジである。７はバス・アクセスによって読み出される全
ての命令のレジスタ・オペランド及びメモリアドレスを
比較してそれまでに読み出されたどの命令とデータフロ
ー依存が発生しているかを調べる比較器である。８は比
較器７で調べた結果を保持するスコアボードである。９
はＥＡＧ４で生成・変換されたアドレスを調べキャッシ
ュミスが発生したかどうかを調べる。１０はＥＡＧ４で
キャッシュミスが発生した場合、キャッシュミス検出器
９からの出力信号を受けて、ミス命令を格納手段に送り
パイプライン上から命令を除去する除去器である。１１
は除去器１０によってパイプライン上から除去された命
令を格納しておくためのミス命令退避キューである。１
２はキャッシュミス検出器からの出力信号を受け、スコ
アボード８を調べミス命令とデータフロー依存が発生し
ている命令のパイプライン上の位置を検出するセレクタ
である。１３はセレクタ１２の出力信号を受けてミス命
令の退避キュー１１に格納されたミス命令をパイプライ
ン上の指定された位置に戻す手段である。１４はセレク
タ１２の出力信号を受けて格納されている命令をパイプ
ライン上に戻す位置から前にある命令を１つ進め後ろの
命令を止め該ミス命令を戻す位置を与えるタイミング調
整回路である。
【００１４】図２は図１の実施例に使用されるスコアボ
ードの構造図である。図２ではプリフェッチ・キュー２
に５つ命令が蓄えられているものとするが、当然その数
は可能な限り増設できる。図２では、２０１にはＥＡＧ
４の命令と後方４命令との間のデータフロー依存の発生
を表すデータで、２０１行２１１列は１つ前、２０１行
２１２列は２つ前、２０１行２１６列は６つ前の命令と
の間のデータフロー依存の発生を表すデータが比較器の
出力により記録されている。図２の実施例ではデータは
順番に０、０、１、０、０、１でＥＡＧ４にある命令が
３つ前のＰＦＵ２の先頭から２番目にある命令及びＰＦ
Ｕ２の最後尾にある命令とデータフロー依存が発生して
いることを示す。すなわち、ＥＡＧ４でキャッシュミス
を発生した命令を命令１とすれば命令１は命令４及び命
令７とデータフロー依存が発生していることを示す。デ
ータの更新はバスアクセスにより命令が読み込まれる度
に行なわれ、図２でいうと下方向へシフトし新しく読み
込まれた命令との間のデータフロー依存の状態を表すフ
ラグが立てられる。この時図２中２１６列の所が全ての
行にわたって更新される。またデータフロー依存の発生
を記録しうる範囲は、先頭がＥＡＧ４にある命令で、最
後尾はＰＦＵ２内の最後尾が限界でそれ以上のデータフ
ロー依存の発生は記録されない。
ードの構造図である。図２ではプリフェッチ・キュー２
に５つ命令が蓄えられているものとするが、当然その数
は可能な限り増設できる。図２では、２０１にはＥＡＧ
４の命令と後方４命令との間のデータフロー依存の発生
を表すデータで、２０１行２１１列は１つ前、２０１行
２１２列は２つ前、２０１行２１６列は６つ前の命令と
の間のデータフロー依存の発生を表すデータが比較器の
出力により記録されている。図２の実施例ではデータは
順番に０、０、１、０、０、１でＥＡＧ４にある命令が
３つ前のＰＦＵ２の先頭から２番目にある命令及びＰＦ
Ｕ２の最後尾にある命令とデータフロー依存が発生して
いることを示す。すなわち、ＥＡＧ４でキャッシュミス
を発生した命令を命令１とすれば命令１は命令４及び命
令７とデータフロー依存が発生していることを示す。デ
ータの更新はバスアクセスにより命令が読み込まれる度
に行なわれ、図２でいうと下方向へシフトし新しく読み
込まれた命令との間のデータフロー依存の状態を表すフ
ラグが立てられる。この時図２中２１６列の所が全ての
行にわたって更新される。またデータフロー依存の発生
を記録しうる範囲は、先頭がＥＡＧ４にある命令で、最
後尾はＰＦＵ２内の最後尾が限界でそれ以上のデータフ
ロー依存の発生は記録されない。
【００１５】次に、上記のように構成されたパイプ・ラ
イン、及びスコア・ボードにおいてキャッシュミス発生
時における処理の動作について、図３のフローチャート
を参照しながら説明する。
イン、及びスコア・ボードにおいてキャッシュミス発生
時における処理の動作について、図３のフローチャート
を参照しながら説明する。
【００１６】キャッシュミスが発生したらステップ３０
１でキャッシュミス検出器はスコアボードを参照し、も
しその命令とデータフロー依存がｎ＋１番目の命令との
間に発生しているならば何もしない。もしそれ以外なら
ば、ステップ３０２で除去器に信号を送り命令の流れを
切替えｎ番目の命令をミス命令退避キュー１０に送る。
１でキャッシュミス検出器はスコアボードを参照し、も
しその命令とデータフロー依存がｎ＋１番目の命令との
間に発生しているならば何もしない。もしそれ以外なら
ば、ステップ３０２で除去器に信号を送り命令の流れを
切替えｎ番目の命令をミス命令退避キュー１０に送る。
【００１７】ステップ３０３でセレクタ１１はスコアボ
ード８を参照し、除去した命令より後方のどの命令にミ
ス命令退避キューとデータフロー依存が発生しているか
を調べる。もしあれば、ステップ３０４でキャッシュミ
ス検出器９の出力信号を受けてセレクタが挿入位置を決
定して、セレクタの出力信号を受けてタイミング回路１
４はその位置から前方の命令を前に一つ進め、それより
後方の命令を止めて空いた位置にパイプライン上に格納
した命令を戻す手段１３によって挿入する。もし、デー
タフロー依存が発生する命令がスコアボード上から検出
されなければ、パイプライン上の全ての命令を一つ前に
進め、バスアクセスによる命令の読み込みを止め、ＰＦ
Ｕ２の最後尾に格納された命令を戻す。
ード８を参照し、除去した命令より後方のどの命令にミ
ス命令退避キューとデータフロー依存が発生しているか
を調べる。もしあれば、ステップ３０４でキャッシュミ
ス検出器９の出力信号を受けてセレクタが挿入位置を決
定して、セレクタの出力信号を受けてタイミング回路１
４はその位置から前方の命令を前に一つ進め、それより
後方の命令を止めて空いた位置にパイプライン上に格納
した命令を戻す手段１３によって挿入する。もし、デー
タフロー依存が発生する命令がスコアボード上から検出
されなければ、パイプライン上の全ての命令を一つ前に
進め、バスアクセスによる命令の読み込みを止め、ＰＦ
Ｕ２の最後尾に格納された命令を戻す。
【００１８】次にキャッシュ・ミスが発生した場合の命
令の移動する例を図４を使って説明する。図４の４０１
〜４０７はそれぞれ１サイクルに相当する。図４は命令
１でキャッシュミスが発生し命令１とデータフロー依存
が発生する命令は命令４であるとした場合の図である。
令の移動する例を図４を使って説明する。図４の４０１
〜４０７はそれぞれ１サイクルに相当する。図４は命令
１でキャッシュミスが発生し命令１とデータフロー依存
が発生する命令は命令４であるとした場合の図である。
【００１９】サイクル４０３で命令１にキャッシュミス
が発生するとキャッシュミス検出器１１により、スコア
ボードを参照し命令２との間にデータフロー依存が発生
していないかどうかを調べる。本例では命令１と命令２
の間にキャッシュミスは発生してないものとし、サイク
ル４０４で命令１はキャッシュミス検出器の出力信号を
受け１０の除去器によりパイプライン上のミス発生命令
１はパイプライン上から除去され、ミス命令退避キュー
１１に格納される。他のパイプライン上の命令はそれぞ
れ１つ前に進む。セレクタ１２は上記キャッシュミス検
出器９の出力信号を受けスコアボードを参照しＰＦＵ２
及びＩＤＵ３上からミス発生命令１とデータフロー依存
の発生する命令４を検出し格納された命令の挿入位置を
決定する。挿入位置が決定されると次のサイクル４０５
に移行するところで、タイミング回路１４はセレクタ１
３からの出力信号を受け、命令４より前の命令を１つ進
め、命令５より後方の命令を止め、ミス発生退避キュー
に格納された命令１の挿入位置をつくる。同じくセレク
タ１２からの出力信号を受けたパイプライン上に戻す手
段１３はミス命令退避キューに格納され後続の命令１を
サイクル４０５で命令４の前に挿入する。
が発生するとキャッシュミス検出器１１により、スコア
ボードを参照し命令２との間にデータフロー依存が発生
していないかどうかを調べる。本例では命令１と命令２
の間にキャッシュミスは発生してないものとし、サイク
ル４０４で命令１はキャッシュミス検出器の出力信号を
受け１０の除去器によりパイプライン上のミス発生命令
１はパイプライン上から除去され、ミス命令退避キュー
１１に格納される。他のパイプライン上の命令はそれぞ
れ１つ前に進む。セレクタ１２は上記キャッシュミス検
出器９の出力信号を受けスコアボードを参照しＰＦＵ２
及びＩＤＵ３上からミス発生命令１とデータフロー依存
の発生する命令４を検出し格納された命令の挿入位置を
決定する。挿入位置が決定されると次のサイクル４０５
に移行するところで、タイミング回路１４はセレクタ１
３からの出力信号を受け、命令４より前の命令を１つ進
め、命令５より後方の命令を止め、ミス発生退避キュー
に格納された命令１の挿入位置をつくる。同じくセレク
タ１２からの出力信号を受けたパイプライン上に戻す手
段１３はミス命令退避キューに格納され後続の命令１を
サイクル４０５で命令４の前に挿入する。
【００２０】図４からわかるように、キャッシュミスが
発生しても１サイクルしか命令に遅滞が生じない。
発生しても１サイクルしか命令に遅滞が生じない。
【００２１】
【発明の効果】以上のようにこの発明によれば、ある命
令がキャッシュミスを発生すると、それを検出した検出
手段の出力信号により、選択手段が比較手段から得られ
た記録手段を参照しデータフロー依存の発生する命令の
位置を見つけ、タイミング調整手段でパイプライン上の
命令の進行速度を調整することにより、次のサイクルで
該命令をデータフロー依存が発生する位置まで後方に移
動し、キャッシュ内にデータが読み込まれるまで待つこ
となく、１サイクル処理を無駄にするだけで命令のパイ
プラインの処理を続けることができ、それによってパイ
プライン機能を持つ計算機の処理能力の向上をはかるこ
とが可能となる。
令がキャッシュミスを発生すると、それを検出した検出
手段の出力信号により、選択手段が比較手段から得られ
た記録手段を参照しデータフロー依存の発生する命令の
位置を見つけ、タイミング調整手段でパイプライン上の
命令の進行速度を調整することにより、次のサイクルで
該命令をデータフロー依存が発生する位置まで後方に移
動し、キャッシュ内にデータが読み込まれるまで待つこ
となく、１サイクル処理を無駄にするだけで命令のパイ
プラインの処理を続けることができ、それによってパイ
プライン機能を持つ計算機の処理能力の向上をはかるこ
とが可能となる。
【図１】この発明の実施例によるパイプラインの構成の
ブロック図である。
ブロック図である。
【図２】この発明におけるスコアボードの構造図であ
る。
る。
【図３】この発明における動作のフローチャート図であ
る。
る。
【図４】この発明におけるキャッシュミスが発生した場
合のパイプライン処理の概要図である。
合のパイプライン処理の概要図である。
【図５】従来技術によるパイプラインの構成図である。
【図６】従来技術によるパイプライン処理の概要図であ
る。
る。
７ 比較手段 ８ 記録手段 ９ キャッシュミス検出手段 １０ 命令除去手段 １１ キャッシュ命令格納手段 １２ 選択手段 １３ 退避命令戻し手段 １４ タイミング調整手段
Claims (1)
- 【請求項１】 キャッシュメモリと実行する命令を事前
にプリフェッチするプリフェッチキューと命令パイプラ
インを備え、命令実行のパイプライン処理を行なう計算
機システムにおいて、 プリフェッチキューと命令パイプライン中に蓄えられて
いる全ての複数の命令が指定するレジスタオペランド及
びメモリオペランドのアドレスを比較する比較手段と、 該比較手段の出力から、同一オペランドを指定している
ものを検出した場合に、命令の実行順序と同一の順番を
オペランドに対して付加し記録する記録手段と、 命令パイプライン上の命令のアドレスを生成・変換した
段階でキャッシュと比較し該命令にキャッシュミスが発
生したか否かを検出する検出手段と、 該検出手段の出力を受けてキャッシュミス発生時に該命
令をパイプライン上から除去する除去手段と、 該除去手段によって命令パイプライン上から除去された
キャッシュミス発生命令を格納しておく格納手段と、 上記記録手段によって得られた記録を参照し、上記格納
手段によって格納された命令とデータフロー依存が発生
している命令のパイプライン上の位置を検出しパイプラ
イン上に戻す位置を選択する選択手段と、 キャッシュミス発生時に、命令パイプラインから除去さ
れた命令の位置の命令パイプラインの進みと、命令パイ
プラインに別途格納された命令を挿入する位置のパイプ
ラインの進みを調節するタイミング調整手段と、 上記選択手段によって選択された位置に上記タイミング
調整手段によって進み方を調整されたパイプライン上に
別途格納された命令を戻す戻し手段と、を備えた情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099694A JPH05298097A (ja) | 1992-04-20 | 1992-04-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099694A JPH05298097A (ja) | 1992-04-20 | 1992-04-20 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298097A true JPH05298097A (ja) | 1993-11-12 |
Family
ID=14254159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099694A Pending JPH05298097A (ja) | 1992-04-20 | 1992-04-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298097A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802588A (en) * | 1995-04-12 | 1998-09-01 | Advanced Micro Devices, Inc. | Load/store unit implementing non-blocking loads for a superscalar microprocessor and method of selecting loads in a non-blocking fashion from a load/store buffer |
| US6088788A (en) * | 1996-12-27 | 2000-07-11 | International Business Machines Corporation | Background completion of instruction and associated fetch request in a multithread processor |
| KR100300875B1 (ko) * | 1998-12-30 | 2001-09-06 | 박종섭 | 캐쉬 미스 시 처리 방법 |
| US7243215B2 (en) | 2000-01-28 | 2007-07-10 | Hewlett-Packard Development Company, L.P. | System and method for utilizing a scoreboard to indicate information pertaining to pending register writes |
| US8201067B2 (en) | 2008-02-25 | 2012-06-12 | International Business Machines Corporation | Processor error checking for instruction data |
-
1992
- 1992-04-20 JP JP4099694A patent/JPH05298097A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802588A (en) * | 1995-04-12 | 1998-09-01 | Advanced Micro Devices, Inc. | Load/store unit implementing non-blocking loads for a superscalar microprocessor and method of selecting loads in a non-blocking fashion from a load/store buffer |
| US6088788A (en) * | 1996-12-27 | 2000-07-11 | International Business Machines Corporation | Background completion of instruction and associated fetch request in a multithread processor |
| KR100300875B1 (ko) * | 1998-12-30 | 2001-09-06 | 박종섭 | 캐쉬 미스 시 처리 방법 |
| US7243215B2 (en) | 2000-01-28 | 2007-07-10 | Hewlett-Packard Development Company, L.P. | System and method for utilizing a scoreboard to indicate information pertaining to pending register writes |
| US8201067B2 (en) | 2008-02-25 | 2012-06-12 | International Business Machines Corporation | Processor error checking for instruction data |
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